Цифровой интегратор

ОП И ИЗОБ К АВТОРСКО Союз СоветскихСоциалистическихРеспублик 1 1 734745(51) Ч. Кд, б 06 о 1 с присоединением з судорственный коми 23) Приоритет деном изобретении н открытий 3) УДК 681.14 С 088. 8) публикованоВата опубли, Е Заявитель 54) ЦИФРОВОЙ ИНТЕГРА вым ам и предв устрой ., в часткого торы, сомат оры,ункции, умройствктивная ункалиподын тгается тем, орой сумматегратор вве Изобретение относится к цифдифферейциальным анализаторназначено для использованияствах вычислительной техники ности в системах автоматичес регулирования.Известны цифровые интеградержащие регистр остатка, сумрегистры подынтегральный фножители 11,Недостатком известных устявляется значительная конструсложность,Наиболее близким по техническойсущности к данному изобретению является цифровой интегратор, содержащийгенератор тактовых импульсов, соединенный с первыми входами формирователя переполнений и генератора сдвиговых имтгулъсов, выход которого соединен с первыми входами регистра польтитегрального выражения и накопительного регистра, выход регистра подынФтегрального выражения соединен с первым входом первого сумматора, вьгходкоторого подключен ко второму входунакопительного регистра, первый выходнакопительного регистра соединен со вторым входом первого сумматора, а вто 5рой выход - со вторым входом формирователя переполнений, выход которого соединен через элемент задержки с третьим входом накопительного регистра,второй вход генератора сдвиговых импуль 1 Осов и третий вход первого сумматора являются управляющими входами устройства 2.Однако такой интегратор не позволяетпроизводить интегрирование переменного подынтегрального выражения.Цель изобретения - расширение фциональных возможностей за счет резации интегрирования с переменным 20тегральным выражением при участии впроцессе интегрирования независимойвнешней составляюшей.Поставленная цель досттор, первый вход которого соединен с выходом регистра подынтегрального выражения, а второй вход - с выходом формирователя переполнений, третий вход второго сумматора соединен со входом устройства, выход второго сумматора ,соединен с вторым входом регистра подынтегрального выражения.На чертеже представлена блок-схема цифрового интегратора. 30Схема цифрового интегратора содержит генератор 1 тактовых импульсов, генератор 2 сдвиговых импульсов, регистр 3 подынтегрального выражения, накопительный регистр 4, формирователь 15 5 переполнений сумматоры 6 и 7, элемент задержки 8.Выход регистра 3 подынтегрального выражения является выходом устройства.Устройство работает следующим обра- Ю зом.В исходном состоянии регистр 3 подынтеграЛьного выражения и накопительный регистр 4, разрядность которых (И+ 1), обнулены. Генератор 1 тактовых импульсов задает частоту сдвига информации регистра 3 подынтегрального выражения и накопительного регистра 4.Генератор 2 сдвиговых импульсов вырабатывает серии импульсов, причем коли чество импульсов в серии равно числу разрядов регистра 3 подынтегрального выражения и накопительного регистра 4, т. е. (И+ 1). С приходом каждого импульса частоты интеграцийпроисхо- З 5 дит вычислительный цикл, в течении которого производится полный сдвиг информации в регистрах 3 и 4. Входные импульсы с частотой следования в поступающие синхронно с частотой итерации 4 О, причемв и с весом, равным, например, единице, поступают со зубаком плюс на третий вход сумматора 7, на первый вход которого поступает содержимое регистра 3 подынтеграль 45 ного выражения. Сумма вновь вводится в регистр 3 подынтегрального выражения , т, е. с приходом каждого импульса с частотой следования Ув содержимое регистра 3 подынтегрального выражения увеличивается на единицу, С по помщью сумматора 6 содержимое регист. ра 3 подынтегрального выражения складывается с содержимым накопительного регистра 4 во время каждой итерации а сумма с выхода сумматора 6 вновь вводится в накопительный регистр 4.Так как содержимое регистра 3 подын 745 4тегрального выражения определяется И. значащими разрядами и (41+1)-й разряд регистра 4 обнулен, то наличие единицы в (4 Я +1 ) -м разряде накопительного регистра 4, в который вводится сумма с выхода сумматора 6, используется для формирования переполнения, С выхода формирователя 5 переполнений, синхронизированного импульсами генератора 1 тактовых импульсов, импульс переполнения, пройдя через элемент 8 задержки Обнуляет (0+1)-й разряд накопительного регистра 4, Непосредственно с выхода формирователя 5 переполнений импульсы с час.тотой переполненийимеющие вес,равный единице, и со знаком минус поступают на второй вход сумматора 7,Частота переполненийопределяет ся формулойгде ( - содержимое регистра 3 подынтегрального выражения;К емкость значащей части накопи-.тельного регистра 4, равная2" -1.Так как входные импульсы с частотойследования К непрерывно увеличиваютсодержимое в регистре 3 подынтегрального выражения, являющееся одним изслагаемых суммы, поступающей в накопительный регистр 4, то частота переполненийс выхода формирователя5 переполнений также будет увеличива,ся. Ввиду того, что импульсы с частотой следования 1поступают на втскрой вход сумматора 7 с отрицательнымзнаком и уменьшают содержимое регистра 3 подынтегрального выражения,то увеличение содержимого регистра 3подынтегрального выражения будет происходить до тех пор, пока частоты 1и У не сравняются, т, е,(2)следовательноЗи Кв .Обозначим - = Ю - время по истечею нии которогО частоты 1 д и % в, станутравными, тогда 1 = в ь (4)Таким образом, код,. содержащийся в регистре подынтегрального выражения,. будет отображать величину входной частоты Х в , а время преобразования частоты в код равно Г .Точность преобразования частоты в код зависит от величины Г . Чем меньше величина , тем меньше будет точность преобразования. Величину Г можно регулировать путем изменения емкости значащей части накопительного регистра 4, равной В , или величины частоты итераций. 1Если за выход устройства принять выход формирователя 5 переполнений, 10 то предлагаемый цифровой дифференциальный интегратор может быть использован для формирования разгона и замедления в устройствах автоматического управления станками контурного или позиционного типа.Цифровой интегратор позволяет производить интегрирование кода во времени и преобразовывать частоту в код. Регулирование постоянной времени интегри рования интегратора позволяет использовать его для управления станками, имеющими различные динамические харак теристики. За счет экономии дорогостоящих. микросхем сокращения монтажных и технологических работ, ожидаемый экономический эффект от использования предлагаемого устройства составляет, около 200 руб. на одно устройство.30Формула изобретенияЦифровой интегратор, содержащий генератор гактовых импульсов, соединен 35 ный с первыми входами формирователя переполнений и генератора сдвиговых 45 бимпульсов, выход которого соединен с первыми входами регистра подынтегрального выражения и накопительного регистра, выход регистра подынтегрального выражения соединен с первым входом первого сумматора, выход которого подключенко второму входу накопительного ре гистра, первый выход накопительного регистра соединен со вторым входом первого сумматора, а второй выход - со вторым входом формирователя переполнений, выход которого соединен через элемент задержки с третьим входом накопи тельного регистра, второй вход генератора сдвиговых импульсов и третий вход первого сумматора являются управляю- шими входами устройства, о т л и ч а ю щи й с я тем, что, с целью расширения функциональных возможностей за счеу реализации интегрирования с переменным подынтегральным выражением при участии в процессе интегрирования независимой внешней составляющей, в него введен вто рой сумматор, первый вход которого сое динен с выходом регистра подынтегрального выражения, а второй вход - с выхо дом формирователя переполнений, третий вход второго сумматора соединен со вхо дом устройства, выход второго сумматора соединен с вторым входом регистра подынтегрального выражения.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР519735 кл. Ь 06 2 1/00, 1974.2. Патент США3701890кл. 235-150,31, 1973.Составитель Н. ПолееваРедактор О. Колесникова Техред О. Андрейко Корректор Т. СкворцоваЗаказ 2227/14 Тираж 751 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж 35, Раущская набд, 4/5 филиал ППП Патент, г. Ужгород, ул, Проектная, 4