Устройство для умножения

(5 Ц 5 0 06 вах. Целью изобретения являние точности вычисления. Нойстве, содержащем четыре 11-14 и четырехвходовой сумяется введение двух элементов тырех элементов И 3-6, двух СКЛЮЧАЮЩЕЕ ИЛИ 9, 10 и ирующих сумматоров 8, 7, что уществлять предварительную множителей и тем самым усти, возникающие при нахождех произведений в случае, когда представлены отрицательны- дополнительном коде, 1 ил,соединены с соответствующими входами сумматора (15), выход сумматора является выходом устройства, вход первого элемента ИЛИ (1) является входом младших разрядов первого сомножителя и соединен со вторым . входом первого (11) и вторым входом второго (12) умножителей, вход второго элемента ИЛИ (2) является входом младших разрядов второго сомножителя и соединен со вторым входом третьего (13) и первым входом первого (11) умножителей входы старших и знакового разрядов первого сомножителя подключены к первому входу первого корректирующего сумматора (7), на второй вход которого подается код нуля, а его выход соединен с первым входом третьего (13) и вторым входом четвертого (14) умножителей, входы старших и знакового разрядов второго сомножителя подключены к первому входу второго корректирующего сумматора (8), на второй вход которого подается ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(71) Одесский политехнический институт (72) В.С.Стрелецкий и А.В.Селезнев (56) Авторское свидетельство СССР М 1315970, кл. 0 06 Р 7/52, 1985.Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справочник в 2 т. (Н.Н.Аверьянов, А.И,Березенко) Под ред, А.В.Шахнова. - М.; Радио и связь, 1988, с. 77.(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57)Изобретение может быть использовано в цифровых вычислительных и измерительИзобретение относится к области цифровой техники и может быть использовано в цифровых вычислительных и измерительных устройствах,Целью изобретения является повышение точности устройства умножения.На чертеже представлена структурная схема предлагаемого устройства, где 1 и 2 - соответственно первый и второй элементы ИЛИ, 3 - 5 - первый - четвертый элементы И, 7 и 8 - первый и второй корректирующие сумматоры, 9 и 10 - первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, 11.-14 первый- четвертый умножители, 15 четырехвходовой сумматор, причем - 16, 17, 18 - входы соответственно старших, младших и знакового разрядов первого сомножителя, 19, 20, 21 - соответствующие входы второго сомножителя, 22 - выход устройства, причем выходы первого(11), второго(12), третьего (13) и четвертого (14) умножителей ных устройст ется повыше вым в устро умножителя матор 15, явл ИЛИ 1,2, Че элементов И двух коррект позволило ос коррекцию со ранить ошибк нии частичны сомножители ми числами в 1833867 А 1код нуля, а выход его соединен с первым входом второго (12) и первым входом четвертого (14) умножителей, выход первого элемента ИЛИ (1) соединен с первым входом первого элемента И (3) и инверсным входом третьего (5) элемента И, выход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (9), второй вход которого соединен со вторым входом первого (3) и прямым входом третьего (5) элемента И, а также со входом знака первого сомножителя, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (9) соединен со знаковыми разрядами второго входа первого (11) и второго входа второго (12) умножите/ лей, выход первого элемента И (3) соединен с входом переноса первого корректирующего сумматора (7), выход второго элемента ИЛИ (2) соединен с первым входом второго элемента И (4) и инверсным входом четвертого (6) элемента И, выход которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (10), второй вход которого соединен со вторым входом второго (4) и прямым входом четвертого (6) элемента И, а также с входом знака второго сомножителя, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (10) соединен со знаковыми разрядами первого входа первого (11) и второго входа третьего (13) умножителей, выход второго элемента И (4) соединен с входом переноса второго корректирующегосумматора (8).Алгоритм работы устройства следующий. На входы 16, 17, 18 поступают соответственно старшие, младшие и знаковый разряд первого сомножителя2Х - - х2" + х 2, (1) где п - разрядность сомножителей, х = О, 1 - значение 1-го разряда ( = О, 1, , и - 1). Например, для и = 15Х= - х 142 + х 2, (2),1=Это выражение можно представить в следующем видеХ - х 14 2 + х 2 Х 1 2, (3)1=Прибавив и отняв в правой части (3) член х 27,. получимХ- - х 142 + х 2.+ д к 2 +141=+ х 142 -х 142, (4) После группировки членов выражения, имеем Х ( - х 142 + х 2)+(- х 142 + х 14+1=+ - х 14 2 + к+7 2 ) + х 143 251=х +2 х, (5)где х и х соответственно младшая и старшая части сомножителя Х. Рассмотрим два случая:Случай 1: сомножитель является отрицательным числом, причем мантисса его младшей части равна нулю ( х 2 - О)."В1=15 этом случае младшая часть представленачислом -О, Как показали экспериментальные исследования, для некоторых типов умножителей (например 1802 ВРЗ), такое представление нуля недопустимо, так как приводит к ошибочному результату. Для устранения этого отрицательного явления необходимо преобразовать -0 в +О, т.е.проинвертировать знаковый разряд. С математической точки зрения такая операция 25 означает прибавление к младшей части члена х 14 2 . Чтобы не нарушать истинности выражения необходимо вычесть точно такой же член из старшей части, Выражение (5) принимает вид: .Х - (- х 14 2 + х 2) + х 14 2 + + хм 2 +х 1+72)+ х 14 - х 14121=- х 142 + х+12, (6)Случай 2: сомножитель является отрицательным числом, причем мантисса его младшей части не равна нулю. В этом случае выражение(5) остается неизменным и из его анализа вытекает необходимость прибавления к. старшей части сомножителя единицы (Х 14).Таким образом, суть коррекции сомро,жителя заключается в следующем:а) Если сомножитель отрицательный иего младшая часть не равна нулю, знак младшей части остается неизменным и к старшей части сомножителя прибавляется 50 единица;б) Если сомножитель отрицательный иего младшая часть равна нулю, знак младшей части инвертируется, старшая часть остается неизменной.в) В случае продолжительного сомножителя коррекция сомножителя не производится,Устройство работает следующим образом:10 20 2530 35 40 50 а) Если сомножитель отрицательной (знаковый разряд находится в состоянии лог, 1 и его младшая часть не равна нулю, на выходе элемента 1 появится уровень лог. 1, который совместно со знаковым разрядом, поступающим со входа 18, вызовет появление на выходе элемента 3 уровня логической единицы, который поступая на вход переноса корректирующего сумматора 7 инициирует увеличение старшей части сомножителя на единицу, С выхода сумматора модифицированная старшая часть и старший разряд, являющийся знаковым, подается на входы умножителей 13 и 14. В то же время, на выходе элемента 5 присутствует уровень лог, О, который поступает на один из входов элемента 9, на второй вход которого приходит знаковый разряд сомножителя, Так как на выходе элемента 5 присутствует уровень лог. О, инвертирования знакового разряда не происходит. Младшая часть сомножителя со входа 17 и знаковый разряд с выхода элемента 9 поступают на входы умножителей 11 и 12. Частичные произведения, появляющиеся на выходах умножителей 11 - 14 суммируются четырехвходовым сумматором 15 в соответствии с их весами. Результат, появляющийся на выходе сумматора подается на выход устройства 22.б) Если сомножитель отрицательный и его младшая часть равна нулю, на выходе элемента 1 появится уровень лог. О, вызывающий появление такого же уровня на выходе элемента 3, который поступает на вход переноса корректирующего сумматора 7 и коррекции старшей части сомножителя не происходит. В это время на выходе элемента 5 появится уровень лог. 1 и элемент 9 будет инвертировать знаковый разряд, Дальнейшее прохождение сигналов соот.- ветствует описанному выше.в) В случаях, если сомножитель положительный (знаковый разряд в состоянии лог. "0"), на выходах элементов 3 и 5 присутству ют уровни лог, "О" - коррекция старшей и инвертирование знака младшей части не происходит.При реализации устройства использовались интегральные схемы различной степени интеграции: БИС умножителей 1802 ВРЗ, четырехвходовые сумматоры 1802 ИМ 1, сумматоры 533 ИМ 6, элементы, "исключающее ИЛИ " 5 ЗЗЛП 5, элементы "И" 533 ЛАЗ; элементы "ИЛИ реализованы 5 на ИС 533 ЛА 2 и 533 ЛН 1.Таким образом, введение в устройство умножения дополнительных элементов (1 - 10), осуществляющих предварительную коррекцию сомножителей, позволяет устранить ошибки, возникающие при нахождении частичных произведений в случае, когдасомножители представлены отрицательными числами в дополнительном коде. Формула изобретенияУстройство для умножения, содержащее четыре умножителя и четырехвходовой сумматор, выход которого соединен с выходом устройства, выходы умножителей с перво го по четвертый соединенены с соответствующими входами четырехвходоваго сумматора, отл и ча ю щ ее с я тем, что, с.целью повышения точности вычисле ния, в него введены два элемента ИЛИ, четыре элемента И, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и два корректирующих сумматора, причем входы первого элемента ИЛИ соединены с входами младших разрядов первого сомножителя устройства и первыми разрядными входами, кроме входов старших разрядов, первого и второго умножителей, входы старших разрядов первых разрядных входов которых соединены с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом первого элемента И, инверсный вход которого соединен с выходом первого элемента ИЛИ и первым входом второго элемента И, второй вход которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, прямым входом первого элемента И, входом старшего разряда разрядного входа первого слагаемого первого корректирующего сумматора и входом знакового разряда первого сомножителя устройства, входы старших разрядов первого сомножителя которого соединены с соответствующими разрядными входами, кроме входа старшего разряда, первого слагаемого первого корректирующего сумматора, входы второго. слагаемого и переноса которого соединены соответственно с входом логического нуля устройства и выходом второго элемента И, входы второго элемента ИЛИ соединены с входами младших разрядов второго сомножителя устройства, вторыми разрядными входами, кроме входа старшего разряда, первого умножителя и первыми разрядными входами, кроме входа старшего разряда, третьего умножителя, выход второго элемента ИЛИ соединен с первым входом третьего элемента И и инверсным входом четвертого элемента И,прямой вход которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторым входом третьего элемента И, входом знакового разряда второго сомножителя устройства и входом старшего разряда разрядного входа первого слагаемого1833867 82 Составитель А.Сел Техред М.Моргента орректор О.Густ еда ктор аз 2686 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТС. 113035, Москва, Ж, Раушская наб., 4/5 роизводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина второго корректирующего сумматора, разрядный вход, кроме входа старшего разряда; первого слагаемого которого соединен с входом старших разрядов второго сомножителя устройства, выход четвертого элемента И соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входами старших разрядов второго разрядного входа первого и первого разрядного входа третьего умножителей,входы второго слагаемого переноса второго корректирующего сумматора соединены соответственно с входом логического нуляустройства и выходом третьего элемента И, а 5 разрядный выход - с вторым разряднымвходом второгои перв м разрядным входом четвертого умножИтелей, разрядный выход первого корректирующего сумматора соединен с вторыми разрядными входами 10 третьего и четвертого умножителей.