Арифметическое устройство

(22) Заявлено 250478 (21) 2607470/18.- а 4 с присоединением заявки Йо(23) Приоритет Гоеударственный комитет СССР по делам изобретений и открытий(3) Изобретение относится к цифровой вычислительной технике и может применяться в составе ариФметических устройств цифровых вычислительных машин. эИзвестны арифметические устройст- ва, предназначенные для решения, задач с большим числом тригонометрических функций, содержащие сдвиговые регистры, сумматоры-вычитатели и ком(1 мутирующие блоки (1).Недостатком устройств является отсутствие в их наборе операции вычисления произведения двух двоичных чисел за одну операцию.Наиболее близким по технической сущности к предлагаемому является арифметическое устройство, реализующее алгоритм Волдера(2)Х=К Х( СО 5 Ъ-У 15 п ),или и К Л, +1,; 9 = агсСД - 7Х где Х;,У О, " значения координат иугла на 1-й, итеоапиифункция, пькаэывающаянаправление вращенияи равная для соотношений (2)Г, -5 ЬВ (4)для соотношений (3)Ц; -вДп -У;) сс 1 - угловая постоянная, равная" ас 2 (1-.К - коэффициентобщего удлинениявектора, равный произведениюкоэффициентов удлинения накаждой 1 итерации,й йК.П К .П ф2(611.2 (=2Л , У 1, Л - начальные данныеномер итерации 12, 3),При решении соотношений (2) и (3) устройство работает по алгоритму(1), а при вычислении значения Дф в устройстве организуется итерацйонныйгде Хд = Х (05 4 1/Х( 1)1- номер итерации, 1 =1, 2, 3,еу ЙГГ - оператор, придающиитакое изменение Х; чтобы при 1 и значение Х-ф 1,2 -+,Х и равныйф П. 51 ),/ 1- ,х,уЕ; - значение. обратной величины 10на 1-й итерации Хо = 1 приХ0 и Ео = -1 при Х ( О).Арифметическое устройство содержиттри сдвиговых регистра, два коммутирующих блока, три сумматора-вычитателяи элемент И, причем разрядные выходы,.;,.15первого и второго сдвиговых регистров соединены с соответствующими вхо-.дами соответственно первого и второ+о коммутирующих блоков, управляющиевходы которых подключенй к первому уп-Оравляющему входу устройства, выходымладших разрядов каждого из сдвиговыхрегистров подключены к первым входамсоответствующих сумматоров-вычитателей, выходы которых"являются" выхода- .25ми устройства, и подключены к входамстарших разрядов соответствующих сдвифговых регистров и ко второму, третьему и четвертому управляющим входамустройства, второй вход первого "сум- р)матора-вычитателя соединен с выходомэлемента И, первый вход которогопод-ключен к,выходу второго коммутирующего блока, а второй вход - к запрещающему входу устройства, управляющиевходы первого и третьего сумматороввычитателей соединены с пятым управляющим входом устройства, второй входтретьего сумматора-вычитателя подключен к первому разрешающему входу устройства 2), . . 4 ООднако структура такого устройства не приспособлена для вычисленияпроизведения двух двоичных чисел заодну бперацию.ЦЕлью изобретения является расширение Функциональных возможностей " ариФметйческого устройства за счетвычйслейия произведения двух двоич;ныхчисел за одну операцию.,Поставленная цель достигается тем, щчто в арифметическое устройство, содержащее три сдвйговых регистра, двакоммутирующих блока, три сумматоравычитателя и элемент И, причем разрядййе выходы первого и второго сдвиговых регистров соединены с соответст"вующими входами соответственно первого й второго коммутируЕмых блоков,управляющие входы которых подключенык первому управляющему"вхбду устройства, выходы младших разрядоэ каждого 60из сдвиговых регистров подключены кпервым входам соответствующих сумма"торов-вычислителей, выходы которыхявляются выходами устройства и подключены к входам старших разрядов со 65 ответствующих сдвиговых регистров и ко второму, третьему и четвертому управляющим входам устройства, второй вход первого сумматора-вычитателя соединен с выходом элемента И, первыйвход которого подключен к выходу второго коммутирующего блока, а второй вход - кзапрещающему входу устройства, управляющие входы первого и третьего сумматоров-вычитателей соединены с пятыми управляющим входом устройства, второй вход третьего оумматора-вычитателя подключен к первому Разрешающему входу устройства, дополнительно введены второй и третий элементы И, выходы которых соединены соответственно со вторым и управляющим входом второго сумматора-вычитателя, а вторые входы со вторым и йервйм разрешающими входами устройства, первый вход второго элемента И соединен с выходом первого коммутирующего блока, первый вход третьего"элемента И - с шестым управляющим входом устройства.На чертеже показана структурная схема арифметического устройства.Устройство содержит входы 1, 2, 3, 4, 5 6, 7 и 8, выходы устройства 9, 10 и 11, первый коммутирующий блок 12, второй сумматор-вычитатель 13, второй коммутирующий блок 14, первый сдвиговый регистр 15, второй сдвиговый регистр 16, третий сдвиговый регйстр 17, первый сумматор-вычитатель 18, первый элемент 19 И, третий сумматор-вычитатель 20, второй элемент 21 И, третий элемент 22 И, зайрещающий вход 23 устройства.ПредлагаЕмое устройство работает следующим образом.При выполнении преобразования координат, построения вектора и вычисления обратного значения на входы 8 и 7 из блока управления поступают сигналы разрешения, которые постоянно присутствуют при выполнении укаэанных операций. Этими сигналами разрешения обеспечивается связь выхода йоммутатора 12 со вторым входом сумматора-вычитателя 13 и связь управляющего входа сумматора-вычитателя 13 со входом устройства 6. При вычислении произведения на вход 1 поступают управляющие сигналы, по которым в коммутаторах 12 и 14 осуществляются сдвигы вправо чисел, содержащихся в сдвиговых регистрах 15 и 16, а на вход 5 подается сигнал запрета, В блоке управлейия вход 6 устройства соединяется с входом устоойства 8 и на оба эти входа подается управляющйй оператор, получаеьвй на выходе устройства 11 и анализируежй в блоке управления. На вход 7 устройства подается иэ устройства: управления сигнал запрета только на втором шаге вычисления.В исходном состоянии множимое Асодержится в сдвиговом регистре 15,множитель В . - в сдвиговом регистре 17,а сдвиговый регистр 16 находится Внулевом состоянии. В процессе вычисления в сдвиговом регистре 16 происходит накопление сдвинутых множимыхи в конце вычисления содержится окончательный результат,При пбдаче на вход 5 сигнала Запрет, на второй вход сумматора-вычи-тателя 18 с выхода элемента И 19 поступает сигнал, равный нулю. Благодаря этому множимое Л, поданное на вход2, в процессе вычисления сохраняетсяв сдвиговом регистре 15 неизменнымпри установках сумматора-вычитателя18 как на сложение, так и на вычитание. Управляющий оператор устанавливает сумматор-вычитатель 13 на противоположное действие по сравнениюс сумматорами-вычитателями 18 и 20. 20Вычисление произведения Е = АВвыполняется за (и + 1) шагов, гдеи - число разрядов в сдвиговых регистрах арифметического устройства.На первом шаге проверяется знак25умножителя В. Из устройства управления на управляющие входы б и 8 поступает сигнал запрета. Этот сигнал закрываетэлемент,21 И и 22 И и устанавливает сумматор-вычитатель 20 на сло- ЗОжение. На второй вход сумматора-вычитателя 13 поступает 0, сдвиговыйрегистр 16 при выполнении первого шага продолжает сохранять нулевое состояние, значение сигнала на входе 7устройства при выполнении первого шага безразлично.На вход 7 устройства из блока памяти иоступает константа 2 ф, котораясуммируется сумматором- вычитателем:.20 с множителем В, находящимся в сдвировом регистре 17. На выходе 11 сумматора-вычитателя 20 образуется суммаВ 1 = В + 2 , которая вновь засылаетося в сдвиговый регистр. 17. В Завйсимости от В 1 ) 0 или В 1 с 0 в устройст ве управления определяется значениеуправляющего операторадля второго шага.0, Е,В =На втором шаге выполняется коррек-ция множителя А в зависимости от значения Е, (0,11., Из блока управленияна вход 7 поступает сигнал запрета,устанавливающий, сумматор-вычитатель13 на вычитание; а на входы 6 и 8 поступает управляющий оператор1.При0 (В с 0), элемент 21 Изакрыт, множимое А на второй вход 6 О:умматора-вычитателя 13 не поступаети сдвиговый регистр 16 продолжаетсохранять нулевое состояние. ПриЙ = 1 (В0), элемент 21 И открыт,множимое без сдвига поступает на вто рой вход сумматора-вычитателя 13 и вычитается из нуля, содержащегося до этого в сдвиговом регистре,16Полученный дополнительный код множимого Адя вновь поступает в сдвиго" вый регистр 16, определяя содержимое Ьдвигового регистра 16 после выполнеНия 2-го шага как О - Ю,1 А = Г, АУправляющее воздействиеподан.- ное йа вход 6, выполняет соответствующую установку сумматора-вычитателя 20О сложение.Г1 вычитаниена вход 7 из блока памяти,поступает число 2 и на выходе 11 суммато-"ра-вычитателя 20 образуется числоВ 2 = В 1 -ээ В 2 1,которое вновь поступает в сднйговыйрегистр 17, Знак этого числа припо"явлении его на выходе 11 анализирует"ся в блоке управления и определяетуправляющий оператор ,2 для третьегошага.Начиная с третьего шага в коммутирующем блоке 12 происходят сдвиги мно-.жимого А вправо на каждом шаге наодин разряд, в сдвиговом регистре 16накапливается произведение, а на входиз блока управления подается сигналразрешения.В результате выполнения 3-го шагав сдвиговом регистре 17 имеет местосумма11 доиДля определения управляющего воэ"действия следующего (четвертого) ша"га из блока памяти на вход 7 поступа"ет число 2 , на выходе сумматора-вычислителя 20 образуется числоВ= В - бп 5 В 2которое снова записывается в сдвиго"вый регистр 17.После выполнения (и + 1) шагов,где и равно числу разрядов в сдвиговых регистрах арифметического уст"ройства, в сдвиговом регистре 16 содержится произведение Е = А В при изменении сомножителей и результата впределах-1 А 21, -1431 и -1 Х 1В кбнЦе опеРаЦии РезУльтат Ь и может быть выведен по линии 11.ЭФФективность изобретения заключа"ется в расширении Функциональных возможностей арифметического устройстваза счет вычисления произведения двухдвоичных чисел за одну операцию,достигаемом за счет незначительногоувеличения затрат оборудования,формула изобретенияАриФметическое устройство, содержа" щее три сдвиговых регистра, два коммутирующих блока, три сумматора-вычитателя и элемент И, причем разрядные746508 ель итель ректор Г.Реше ехре.Недолуженко,зьм едакт Тираж 751ного комитета СССтений и открытийРаушская наб.,Подписно 103/17ЦНИИПИ Государствепо делам изобр13035, Москва, Жак ужорсд, ул ектная, 4 иал ППП Пате выходы первого и второго сдвиговых регистров соединены с соответствующими входами соответственно первого и второго коммутирующих блоков, управ- ляющие входы которых подключены к первому управляющемувходу устройства, " выходы младших раерядов каждого изсдвиговых регистров подключены к пер" нймвходам соответствующих сумматороввычитателей, выходыкоторых являются выходами устройства, и подключены к, входам старших разрядов соответствующих сдвиговых регистров и ко второму, третьему и четвертому управляющим нходам устройства, второй вход первогосумматора-вычитателя соединен с выходом элемента И, первый нход которого подключен к выходу второго коммутирующего блока, а второй вход - к запрещающему входу устройства,управляющие входы первого и третьего сумматорон-вычитателей соединены с 2 О пятым управляющим входом устройства, второй вход третьего сумматора-нычитателя подключен к первому разрешающему входу устройства, о т л и ч а -ю щ е е с я тем, что, с целью расширения функциональных возможностейустройства за счет вычисления произведений двух двоичных чисел за однуоперацию, в него введены второй итретий эттементы,И, выходы которых со-,единены соответственно со вторым иуправляющим входом-второго сумматоравычитателя, а вторые входы " со вторым и первым разрешающими входамиустройства, первый вход второго;эле"мента И соединен с выходом первогокоммутирующего блока, первый входтретьего элемента И - с шестым управляющим входом устройства.Источники информации,принятые во внимание при экспертизе1. У.Е.Чо 1 йег ТЬе СОВЭ 1 С йг 1 допоще 1 г 1 с сощрц 1 Ыд есЬп 1 дце. 1 ВЕТгапвас 11 опв оп Е 1 ес 1 гопхс Сощрцйегв,7 ЕС, 1959, Р 3.2. Авторское свидетельство СССР9 547765, кл. 0 06 Г 7/38, 1977.