Арифметическое устройство

Союз Советскид Социалистических Республик(22) Заявлено 030878 (21) 2 бб 5308/18-24с присоединением заявки Мо(51)м, к .С Об Г 7/38 Государственный комитет СССР по делам изобретений и открытий(7 ) Заявитель Кировский политехнический институт(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО Изобретение относится к области цифровой вычислительной техники и предназначено для выполнения операции умножения и деления двоичных чисел.Известны арифметические устройства, предназначенные для умножения и деления двоичных чисел (1, содержащие регистры, сумматор с последовательным переносом и узел вентилей, обладающие простой конструкцией. Однако эти устройства характеризуются низким быстродействием с временем выполнения операций умножения (деления), пропор" циональным п, где п - разрядность,задержка на одноразрядном сумматоре, на элементе типа И-ИЛИ,Известны арифметические устройства, выполняющие ускоренное умножение и деление 2 ДЗ, в которых количество исполняемых итераций уменьшено до величины л/2-и/3 с временем выполнения операции умножения (деления), пропорциональным и с/2-У/3, и устройства, выполняющие ускоренное деление 41 и умножение 51 использующие сумматоры с разделением цепей суммы и переноса с количеством исполняемых итераций л. На каждой итерации операция сложения выполняется без рас пространения переносов на и разрядов. Время выполнения операцийпропорционально пь-. Однако, устройства 5) не могутвыполнять операцию деления, а устройства 41 требуют для своей реализации значительных аппаратурныхзатрат.Наиболее близким .по технической 15 сущности к предлагаемому изобретению является арифметическое устройство 5, содержащее четыре регистра, первый сумматор, блок вентилей,причем выход первого регистра под ключен к входу блока вентилей, выходкоторого подключен к первому входупервого сумматора, выход суммы которого подключен ко входу второгорегистра, выход которого подключен 25 ко второму входу первого сумматора,выход переноса которого подключенко входу третьего регистра, выходкоторого подключен к третьему входупервого сумматора и входу первого ЗО регистра, а выход младшего разрядачетвертого регистра соединен с выходом устройстваОднако это устройство не может выполнять операции деления, поскольку в отличие от операции умножения, операция деления является рекурсивной, т.е. очередную итерацию нельзя начинать до завершения предыдущей, так как знак частичного остатка, полученного на данной итерации, определяет какую операцию сложения или вычитания) следует выполнить . на очередной итерации а знак частичного остатка может быть получен лишь после выполнения операции словения (вычитания) с распространением переносов на и разрядов на данной итерации что не позволяет осуществить сумматор с разделением цепей суммы и переноса.Целью изобретения является расширение функциональных воэможностей устройства, заключающихся в обеспечении выполнения операции деления.Поставленная цель достигается тем, что в устройство, содержащее четыре регистра, первый сумматор, блок вентилей, причем выход первого регистра подключен ко входу блока вентилей, выход которого подключен к первому входу первого сумматора, выход сумьы которого подключен к входу второго регистра, выход которого подключен ко второму входу первого сумматора, выход перЕноса которого подключен ко входу третьего регистра, выход которого подключен к третьему входу первого сумматора и ко входу первого регистра, а выход младшего разряда . четвертого регистра соединен с выходом устройства, введены второй и третий сумматоры, причем выход суммы старших разрядов первого сумматора подключен к первому входу второго сумматора, выход переноса старших разрядов первого сумйатора подключен ко.второму входу второго сумма тора, выход младших разрядов четвертого регистра подключен к первому входу третьего сумматора, выход которого подключен ко входу младших разрядов четвертого регистра, вто-. рой вход третьего сумматора соединен с входом устройства.На чертеже показана структурная схема предлагаемого устройства.Арифметическое устройство содержит первый регистр 1, четвертый регистр 2, второй регистр 3, третий регистр 4, первый сумматор 5, блок вентилей б, второй сумматор 7, третий сумматор 8, вход устройства 9, выход устройства 10.Выходы цепей переноса первого сумматора 5 подключены со сдвигом влево на один разряд ко входам третьего регистра 4. Выходы цепей пе,реноса старших разрядов первого сумматора 5 подключены со сдвигомвлево на один разряд ко вторым входам второго сумматора 7. На вторыевходы третьего сумматора 8 поступаетпостоянный сигнал единицы младшего разряда регистра 2 с входаустройства.Блок вентилей б содержит цепипередачи прямым и обратным (дополнительным) кодом, разрядность сумматоров 7 и 8 меньше разрядностиустройства, а регистры 2, 3 и 4содержат цепи сдвига влево и вправо.При работе в режиме умноженияне используются второй сумматор7, третий сумматор 8 и цепи сдвига влево регистра 2, регистра 3 ирегистра 4. Устройство выполняетоперацию умножения, начиная с младших разрядов множителя, со сдвигом 20 частичного произведения и множителя на один разряд вправо на каждой итерации точно так жЕ, какизвестное устройство 4.Регистр 1 предназначен для хра нения множимого, регистр 2 для хранения множителя, сумматор 5 дляформирования кода частичного произведения. На выходах цепей суммысумматора 5 образуется код поразрядных сумм частичного произведения, а на выходах цепей переносасумматора 5 - код переносов частичного произведения. Регистр 3 предназначен для хранения поразрядных сумм частичного произведения,а регистр 4 - для хранения кодапереносов частичного произведения.Устройство работает циклически.На -ой итерации., где =1, 2и, с выхода младшего разряда регист ра 2 снимается очередная цифра множителя. Код поразрядных суммчастичного произведения поступаетиз регистра 3 на вторые входы сумматора 5. Код переносов частичногопроизведения поступает иэ регистра4 на третьи входы сумматора 5. Если цифра множителя равна нулю, топередачи множимого иэ регистра 1через блок вентилей б на первыевходы сумматора 5 не происходит.Если цифра множителя равна единице, то происходит передача множимого из регистра 1 через блок вентилейб в прямом коде на первые входысумматора 5, в котором происходитоперация сложения без распростра.нения переносов. Код поразрядныхсумм результата операции сложенияс выходов цепей сумьы сумматора 5поступает на входы регистра 3. Код 60 переносов результата операции сло.жения с выходов цепей переноса сумматора 5 поступает со сдвигом влево на один разряд на входы регистра4. В конце -ой итерации происходит 5 сдвиг содержимого регистра 2, ре 763894гистра 3 и регистра 4 на один разряд вправо. В результате в младшем разряде регистра 2 оказывается очередная цифра множителя, в регистре 3 - код поразрядных сумм очередного частичного произведения, а в регистре 4 - код переносов очередного частичного произведения.После и-кратного повторения итераций в регистре 3 и в регистре 4 оказывается результат - вычисленное значение произведения, представленное в двухрядном коде, при этом.в регистре 3 оказывается код поразрядных сумм произведения, а в регистре 4 оказывается код переносов произведения.Преобразование произведения из двухрядного кода в обыкновенный однорядный двоичный код выполняется дополнительной итерациейКод переносов произведения из регистра 20 4 поступает на входы регистра 1 и не поступает на третьи входы сумматора 5. В сумматоре 5 замыкаются разделенные цепи суммы и переноса, т.е. сумматор 5 на дополнительной 25 итерации работает по схеме сумматора с последовательным (сквоэным) переносом. Код поразрядных сумм произведения из регистра 3 поступает на вторые входы сумматора. Код пере носов произведения из регистра 1 через блок вентилей 6 поступает в прямом коде на первые входы сумматора 5. В сумматоре 5 происходит операция сложения с распространением З 5 переносов на и разрядов. В результате на выходах цепей суммы сумматора 5 образуется произведение, представленное в обычном однорядном двоичном коде, которое с выходов цепей суммы сумматора 5 поступает на входы регистра 3, В регистре 3 оказывается результат - вычисленное значение произведения.При работе в режиме деления не 4 используются цепи сдвига вправо регистра 2, регистра 3 и регистра 4. Устройство выполняет операцию деле ния со сдвигом частичного значения частного влево на один разряд на50 каждой итерации беэ восстановления отрицательного частичного остатка операции деления.Регистр 1 предназначен для хранения делителя, регистр 2 для хранения частичного значения частного. Сумматор 5 предназначен для формирования кода частичного остатка. Поскольку цепи суммы и переноса сумматора 5 разделены, частичный остаток образуется на. выходах сумматора 5 60 в двухрядном коде. Гри этом на выходах цепей суммы сумматора 5 образуется код поразрядных сумм частичного остатка, а на вы;:одах цепей переноса сумматора 5 образуется код, 65 переносов частичного остатка. Регистр 3 предназначен для хранениякода поразрядных сумм частичногоостатка, а регистр 4 - для хранения кода переносов частичного остатка,Устройство работает циклически.На (,-ой итерации, где (.=1, 2, 3и+и/(в), код поразрядных суммчастичного остатка поступает из регистра 3 на вторые входы сумматора 5. Код переносов частичного остатка поступает иэ регистра 4 натретьи входы сумматора 5. Если частичный остаток отрицательный, топроисходит передача делителя иэрегистра 1 через узел вентилей б впрямом коде на первые входы сумматора 5, Если частичный остаток положительный, то происходит передача делителя из регистра 1 черезблок вентилей б в обратном (дополнительном) коде на первые входы сум-матора 5, в котором происходит опе рация сложения без распространения переносов. Код поразрядных суммрезультата операции сложения с выходов цепей суммы сумматора 5 поступает на входы регистра 3. Кодпереносов результата операции сложения с выходов цепей переноса сумматора 5 поступает со сдвигом влевона один разряд на входы регистра 4.Старшие щ разрядов кода поразрядных сумм частичного остатка с выходов в старших разрядов цепей суммы сумматора 5, поступающие на пер"вые входы сумматора б, и старшиещ разрядов кода переносов частичного остатка с выходов в старших разрядов цепей переноса сумматора 5,поступающие со сдвигом влево наодин разряд на вторые входы сумматора 7, складываются в сумматоре7 и на его выходах образуется обычный двоичный однорядный код старших разрядов частичного остатка.Младшие е разрядов частичного значения частного с выходов младшихв разрядов регистра 2 поступают напервые входы сумматора 8. На вторыевходы сумматора 8 подан постоянныйсигнал единицы младшего разрядарегистра 2. Если частичный остатокположительный, в сумматоре 8 происходит операция сложения е младшихразрядов частичного значения частного и единицы .младшего разряда.Если частичный остаток отрицательный, в сумматоре 8 происходит операция вычитания а младших разрядовчастичного значения частного и единицы младшего разряда. Результатоперации сложения (вычитания) с выходов сумматора 8 поступает на входы а младших разрядов регистра 2.В конце -ой итерации происходитсдвиг содержимого регистра 2, регистра 3 и регистра 4 на один разряд влево. В результате в регистре 2 оказывается очередное частичное значение частного, в регистре 3 оказывается код поразрядных сумм очередного частичного остатка, а в регистре 4 оказывается код переносов очередного частичного остатка.К моменту определения точного значения частичного остатка на ь-ой итерации может возникнуть ошибка частичного остатка, значение которой меньше 2. На +1)-ой итерации значение этой ошибки удваивается, т.е. будет меньше 22". Кроме того, на .+1)-ой итерации может возникнуть ошибка, значение которой меньше 2 , Суммарная ошибка (,-ой итерации и ,+1)-ой итерации будет меньше 22 +2. После выполнения е итераций ошибочными будут все старшие е разрядов, Для компенсации данной ошибки (в)-ая, 2(щ)-ая, 3(а- -1)-ая,итерации повторяются дополнительно еще один раэ, причем в конце С(в)-13 -ой, 2(щ)-11-ой, 3(в)-1,)-ой итерации сдвиг содержимого регистра 2, регистра 3 и регистра 4 на один разряд влево не происходит. При этом компенсируется искажение е старших разрядов частичного остатка.После п+в/(а)1 -кратного повторения итераций в регистре 2 оказывается результат - вычисленное значение частного, представленное в обыкновенном двоичном однорядном коде.Эффективность изобретения заключается в обеспечении выполнения операции умножения и деления двоичных чисел эа счет выполнения операции сложения беэ распространения переносов на и разрядов. 20 40 формула изобретения Арифметическое устройство, содержа щее четыре регистра, первый сумматор, блок вентилей, 1 ричем выход первого регистра подключен ко входу блока вентилей, выход которого подключен к первому входу первого сумматора, выход суммы которого подключен ко входу второго регистра, выход которого подключен ко второму входу первого сумматора, выход переноса которого подключен ко входу третьего регистра, выход которого подключен к третьему входу первого сумматора и ко входу первого регистра, а выход младшего разряда четвертого регистра соединен с выходом устройства, о т л и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей за счет выполнения, кроме операции умножения, операции деления, в него введены второй и третий сумматоры, причем выход суммы старших разрядов первого сумматора подключен к первому входу второго сумматора, выход переноса старших разрядов первого сумматора подключен ко второму входу второго сумматора, выход младших разрядов четвертого регистра подключен к первому входу третьего сумматора, выход которого подключен ко входу младших разрядов четвертого регистра, второй вход третьего сумматора соединен со входом устройства.Источники информации,принятые вовнимание при экспертизе1. Папернов А.А. Логические основы цифровой вычислительной техники. М., 1972, с. 191-201 ис. 225-240.2, Авторское свидетельство СССРР. 255648, кл. 6 06 Г 7/54, 1969.3. Авторское свидетельство СССР9 482740,. кл. С 06 Г 7/52, 1975.4. Патент франции М 2098559,кл. 6 06 Г 7/00, 1972.5. Дроздов Е.А.и др. Многопрограммные цифровые вычислительныемашины, М., 1974, с. 261-266 (прототип).763894 Составитель В.ВенцельРедактор Н.Каменская Техред Ж.Кастелевич Корректор ОБи Эака Филиал. Ужгор э 6284 42 ВИИИПИ по д 113035, Тираж 751 сударственного комит ам иэобретенйй И отк осква, Ж, Раушска Подписноета СССРытийнаб., д. 4/5