Арифметическое устройство для цифровой фильтрации с автоматической регулировкой усиления

Сфез СоветскихСфциапистичеснихРеспублик ОП ИСАНИЕИЗОБРЕТЕНИЯк ьвтоскомю свидетильствю(22)Заявлено 13.11,79 (2) 2842044/18-24 Н 03 Н 17/04 с присоединением заявки М ВфударстюеыХ кенитет СССР во явам зебретеинХ н етхрытвХ(23) Приоритет Опубликовано 15.11.81 бюллетень М 42 Дата опубликования описания 17.11.81(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ФИЛЬТРАЦИИ С АВТОИАТИЧЕСКОЙ РЕГУЛИРОВКОЙ УСИЛЕНИЯ Изобретение относится к цифровойобработке сигналов, в частности цифровой фильтрации, и может быть использовано в различных цифровых комплексах, например для обработки случайных процессов,Известны арифметические устройствадля цифровой фильтрации, используемые в цифровых комплексах, в частности в цифровых фильтрах.тОИзвестно арифметическое устройство, которое содержит поспедовательно включенные умножитель с двумя входами, сдвйгающий коммутатор и накапливающий сумматор Щ , Известное ариф-е 5метическое устройство выполняет вычисления по разностному уравнениюЙ егде а, Ь - весовые коэффициенты;ХвУВ-;" значения входного и вы)ходного сигналов в и-йи несколько предыдущихмоментов квантования,Значения входного и выходного сигналов из запоминающего устройства цифрового фильтра поступают на первый вход умножителя, а на второй вход умножителя поступают значения сигналов весовых коэффициентов из запоминающего устройства коэффициентов цифрового фильтра. Поступление сигналов и коэффициентов на умножитель синхронизуется управляющим устройством, также входящим в состав цифрового фильтра. Полученные в умножителе произведения через сдвигающий коммутатор поступают в накапливающий сумматор, где складываются в соответствии с .уравнением 111 . Сдвигающий коммутатор управляется устройством управления таким образом, что произведения значений входного сигнала Х подаются в накапливающий сумматор со сдвигом в сторону младших разрядов, а произведения значений выходного сигнала У подаются беэ сдвига, Выполнение указанного сдвига позволяетзадавать весовые коэффициенты а, и Ь 1 одного порядка и тем самым ограничить разрядность умножителя, а возникающие при этом отклонения от единицы общего коэффициента передачи фильтра 5 компенсировать за счет сдвига произведений.Однако известное арифметическое устройство обладает излишней сложностью вследствие использования сдвига О ющего коммутатора, представляющего собой громоздкую комбинационную схему, Кроме того, к недостаткам известного арифметического устройства относятся малое быстродействие, обуслов ленное последовательным соединением всех блоков, а следовательно и последовательной их работой; отсутствие возможности регулировать коэффициент передачи фильтра в зависимости от 20мощности входного сигнала,Известное арифметическое устройство, которое содержит последовательно включенные умножитель с двумя входами и накапливающий сумматор, а так же блок сравнения, подключенный квыходу умножителя и интегрирующийфильтр 121 . Наличие интегрирующего фильтра и30 блока сравнения, на второй вход которого подан пороговый уровень сигнала, позволяет регулировать коэффициент передачи фильтра в зависимости от мощности входного сигнала, и, тем самым, стабилизировать уровень выходного сигнала.При этом блок сравнения и интегрирующий фильтр формируют корректирую щий множитель С, а умножитель и накапливающий сумматор вычисляют вспомогательный выходной сигнал Уп по формуле (1) и затем выходной сигнал 2 п по формуле20 = Сп "и (2)При этом значении входного сигна ла Хп и вспомогательного выходного сигнала поступают на первый вход умножителя, а коэффициенты а;, Ь;, сп на второй вход умножителя,Недостатком известного арифметичес кого устройства является высокая его сложность, обусловленная большой разрядностью его блоков. Объясняется это тем, что уменьшение динамического диапазона выходного сигнала за счет 55 его автоматической регулировки позволяет лишь снизить разрядность других устройств, подключаемых к выходу фильтра и обрабатывающих его выходнойсигнал, а арифметическое устройствоработает с полным динамическим диапазоном входного сигнала, Устройствообладает также малым быстродействиемвследствие последовательного соединения умножителя и накапливающего сумматора и тем самым их последовательнойработы, Кроме того, примененная в известном устройстве схема формирования корректирующего множителя, состоящая из блока сравнения и интегрирующего фильтра, не всегда обеспечивает высокую стабильность частотныххарактеристик фильтрации вследствиевлияния мощности входного сигнала начастотные свойства схемы за счет использования интегрирующего фильтра спостоянными параметрами и замыканияобратной связи с выхода фильтра черезсхему формирования корректирующегомножителя на вход фильтра,Наиболее близким к предлагаемомупо технической сущности и достигаемому результату является устройство,которое содержит последовательновключенные умножитель с двумя входамии первый накапливающий сумматор, Выход умножителя подключен к блоку сравнения, на второй вход которого подключен датчик порогового уровня, Выход блока сравнения связан с управляющим входом второго накапливающего сумматора, выход которого черезсхему сдвига связан с собственным информационным входом 13,На первый вход умножителя поступают значения входного Хд, и выходного Уд; сигналов, На второй входумножителя поступают значения весовых коэффициентов а; и Ь; и корректирующего множителя ",:и. Умножительи первый накапливающий сумматор производят вычисления по формулам (1)и (2) и вырабатывают выходной сигнал2, поступающий на блок сравнения,Блок сравнения совместно со вторым накапливающим сумматором вычисляют очередное значение корректирующего множителя С по формуле:С= С,+2 " С 51 дп (А" 12 0), (3) где А - сигнал порогового уровня;519 п(Р)- знаковая функция разности сигнала А порогового уровня иабсолютного значениявыходного сигнала 2-1 .Знаковая функция равна +1 при 1 А - Х )О и -1 при (А-ЗХ-)(0,В известном устройстве обеспеченавысоКая стабильность частотных характеристик фильтрации вследствие примеения второго накапливающего сумматора вместо интегрирующего фильтрадля формирования корректирующего множителя по формуле 31,Недостатками известного устройства являются высокая сложность, обусловленная большой разрядностью блоков; малое быстродействие вследствие последовательного соединения умножителя и накапливающего сумматора,а тем самым их последовательной работы, Высокая разрядность обусловлена двумя основными причинами: большим динамичеСким диапазоном входного 20сигнала и расширением динамическогодиапазона промежуточных значений сиг-нала по сравнению с входным сигналом.лйза счет разницы в порядке коэффициентов а, и Ь; в формуле (1),Известным методом сужения динами.ческого диапазона входного сигналаявляется его автоматическое регулирование, которое может быть выполнено в известном устройстве путем вычисления по формулеХп = ХвупСп4)где Х- входной сигнал,.и последующих вычислений по формулам(1) - (3) .Однако при этом характерно следующее явление. Поскольку величина Хи С связаны системой автоматическогорегулирования усиления по формулам (2)-(4), то входному сигналу Хмалой мощности соответствует большое значениекоэффициента С и наоборот. При этомиспользование умножителя с Фиксированной запятой и представление чиселв масштабе, обеспечивающем Х 6 1, С1,приводит к тому, что произведение (4)всегда существенно меньше максимально возможного - единицы, вследствиечего старшие разряды произведения ока 50зываются нулевыми и в разрядной сетке блоков устройства теряются понапрасну. С другой стороны простое отбрасывание этих старших разрядов недопустимо, так как среди значений55входного сигнала Х при низком сред. -нем уровне мощности могут быть большие по величине отсчеты в отдельныемоменты времени, В этом случае отбрасывание старших разрядов привело оык переполнению разрядной сетки и искажению результатов обработки сигнала, Поэтому .в известном устройствебольшой динамический диапазон входного сигнала вызывает необходимостьувеличения разрядности блоков устройства,ВОдин из способов борьбы с другойпричиной большой разрядности блоков -расширением динамического диапазонапромежуточных значений сигнала посравнению с входным сигналом за счетразницы порядка коэффициентов а;и Ьв формуле 1,1) - известен, Он состоигв том, что после умножения входныхсигналов Х.,на коэффициенты а; поФормуле (1) перед сложением в накапливающем сумматоре произведения сдвигают на определенное количество разрядов в сторону младших по сравнениюс произведениями выходных сигналовУп, на коэффициенты Ь; . При этом обеспечивается близость к 1 результирующего коэффициента передачи фильтра,несмотря на большие значения коэффициентов а;, порядок которых при этомможет быть выбран таким же, как укоэффициентов Ь;, Уравнение (1) приэтом принимает видрй Ып= 7 111 п -Ь;Чо Р)1=0Однако такой способ уменьшенияразрядности требует больших затратвремени на вычисления, что связано снеобходимостью выполнять большое количество умножений и сдвигов: И умножений Уп" Ь 1, И+1 умноженийХр, а; и р,сдвигов. Поэтому применение его в чистом виде нецелесообразно и в известном устройстве не реализовано, что приводит к увеличениюразрядности блоков известного устройства.С другой стороны известно, чтопри реализации рекурсивных фильтровкоэффициенты а; обычно пропорциональны простым числам А;а; = 0 А 1 ь (6)где Я - коэффициент пропорциональности.Так, например, при реализации чебышевских фильтров второго порядкакоэффициенты а,а, и апропорциональнычислам соответственно "1;2 и 1. С учетом равенства (6) уравнениеможетбыть преобразовано к следующему виду:=а 2 "Й д,Х;-У Ь; У.; (7)1 0 1 з 1 ф881987 8 7При реализации цифровых фильтров савтоматической регулировкой усилениякоэффициентом О в уравнении (7) можно пренебречь вследствие того, чтоавтоматическая регулировка усиленияпри стабилизации мощности выходногосигнала непрерывно изменяет коэффициент передачи фильтра с помощьюкоэффициента С в формулах (2) и (4),Поэтому для реалиэации цифровых фильтров с автоматической регулировкойусиления достаточно реализовать варифметическом устройстве вычисления,по формулам (2) в (4) и по формулеУ=2 Е д;Хд,- 1 з,У; . (8) 15Цель изобретения - упрощение устройства и повьппение его быстродействия,Поставленная цель Достигается тем,что арифметическое устройство для цифровой фильтрации с автоматической регулировкой усиления, содержащее умножитель и сумматор, оно содержит выходной коммутатор, коммутатор сдвига,коммутатор знака, группу элементов НЕ, 25триггер знака, сдвиговый регистр,блок фиксации переполнения при умножении, и блок фиксации переполненияпри суммировании, группа выходов которого подключена к соответствующимвходам информационных и знаковыхразрядов сдвигового регистра, выходыинформационных и знаковых разрядовкоторого соединены с первым входомвыходного коммутатора и с группойвходов коммутатора сдвига, выход которогд соединен со входом информационной части сумматора, выход информационной части которого подключен к входу информационных разрядов сдвигового 40регистра, вход знаковых разрядов ко торого объединен с первым входом блока переполнения при суммировании исоединен с первым выходом знаковойчасти сумматора, второй выход знаковой части которого подключен ко второму входу блока фиксации переполнения при суммировании и входу триггера знака, выход которого подключен кпервому входу коммутатора знака выход которого подключен ко входу знаковой части сумматора, выход умножителя соединен со вторым входом выходного коммутатора и входом блока фиксации переполнения при умножении, вы 55ход которого подключен к третьему входу выходного коммутатора, выход которого является выходом устройства иподключен к первому входу умножителя,входам элементов НЕ группы и второмувходу коммутатора знака, третий входкоторого соединен с выходами элементов НЕ группы, причем четвертый входвыходного коммутатора является первым входом устройства, второй входумножителя является вторым входом устройства, третий вход блока фиксациипереполнения при суммировании является управляющим входом устройства,А так же тем, что блок фиксациипереполнения при суммировании содержит два элемента НЕ, три элемента И.и элемент равнозначности, выход котЬрого подключен к первому входу первого элемента И и входу первого элемента НЕ,.выход которого соединен спервыми входами второго и третьегоэлементов И, вторые входы трех элементов И объединены и образуют третийвход блока, группой выходов которогоявляются выходы трех элементов И, первый вход элемента равнозначности является первым входом блока, третий вход второго элемента НЕ и второй вход элементаравнозначности объединены и являютсявторым входом блока, выход второгоэлемента НЕ соединен с третьим входомтретьего элемента И,На чертеже представлена структурная схема устройства,Устройство содержит матричный умножитель 1 с двумя входами, блок 2фиксации переполнения при умножении, комбинационный сумматор 3, со,стоящий из цифровой части 4 и знаковой 5, блок б фиксации переполнения при суммировании, сдвиговый регистр 7, накопления суммы, состоящий из цифровой 8 и знаковой 9 частей, коммутатор 10 (сложения-вычитания) к управляющему входу которого подключен триггер 11 знака, выходной коммутатор 12, коммутатор 13 сдвига (сум.ы),группа 14 элементов НЕ, причем выходы цифровой 4 и знаковой 5 частей сумматора 3 подключены к цифровой 8 и знаковой 9 частям регистра 7 накоплениясуммы соответственно, выходы двухзнаковых разрядов части 5 сумматора 3подключены также к блоку б, управляющий .вход которого подключен к входу 15 управления, первый выход - к входузаписи цифровой 8 и знаковой 9 частей регистра 7, второй выход - к управляющим входам записи "О" в цифровую 8 и записи "1" в знаковую 9 части регистра 7, а третий выход - к управляющим входам записи "1" в цифровую87 1 Орокоманду точный шаг) и путем перезаписи числа через второй вход коммутатора 13 и сумматор 3 со сдвигомна фиксированное число разрядов заодну микрокоманду (грубый шаг), Сдвигдля ускорения выполняют сначала грубыми шагами, а затем точными шагами доводят его точно до К разрядов, После окончания сдвига полученное числов сумматоре складывают с Сп 1, поступающим через первый вход устройства,.коммутаторы 2 и 10, для чего коммутатор 3 устанавливают в состояниенакопления, Полученное значение Сппоступает на выход устройства черезкоммутатор 12,Далее производят вычисление по уравнению. Для этого очередное значение входного сигнала Х. поступаетна первый вход устройства и через коммутатор 12 - на вход умножителя 1; навторой вход устройства, являющийсявторым входом умножителя 1, поступает корректирующиймножитель Сд, Полученный при этом сигнал произведения с выхода умножителя 1 поступаетсо сдвигом в сторону старших разрядовчерез блок.2 и коммутатор 12 на выходустройства,Далее решается уравнение (8), длячего на первый вход устройства поочередно поступают значения вспомогательного входного Х; и вспомогательного выходного У 1; сигнала. Сигнал Хп, поступает через первый входкоммутатора 10 сложения-вычитания напервый вход сумматора 3. Умножение А,на Хя, производится путем последовательного сложения с накоплением сигнала Х; в сумматоре 3 и .регистре 7столько раз, чему равен коэффициентА Умножение накопленной суммы про-,-Ризведений А; .Хп, на коэффициент 2производится путем сдвига в сторонумладших разрядов аналогично тому, какэто делается в уравнении (3),9 88198 и записи "О" в знаковую 9 части регистра 7, Блок фиксации переполнениясодержит элемент 1 б равнозначности,.элемент 17 И, элемент 8 НЕ, элементы 19 и 20 И, элемент 21 НЕ. ;5Принцип работы арифметического устройства для цифровой фильтрации с автоматической регулировкой усилениязаключается в следующем..Устройство производит вычисленияпоследовательно по формулам СЗ),(4),(8) и (2) . При вычислении по формуле(3)сначала определяется модуль сигнала 211. Для этого сигнала 2 яподается на первый вход устройства,15откуда через коммутаторы 12 и 10поступает на первый вход сумматора 3,на второй вход которого подается нулевой сигнал с регистра 7 через коммутатор 13. Знак сигнала 2 1 запоминается в триггере 11 знака, после чего сигнал 2 пеще раз подается на входустройства и через коммутатор 12 поступает на коммутатор 10, но при этомвключается управление коммутатора 10 25от триггера 11 знака, В зависимостиот знака сигнала 2 п , записанного в триггер 11 знака на вход сумматора проходит прямбе или инверсноезначение сигнала 2 П, которое запи- ЭОсывается в регистр 7 накапливанйя суммы таким образом, что в регистре 7оказывается отрицательное значение модуля сигнала 211.,Далее на первый вход устройства по- З 5дается пороговое значение сигнала Акоторое через коммутаторы 12 и 10поступает на первый вход сумматора 3,на второй вход которого поступает записанное ранее число из регистра 7. 40Знак полученной при этом на выходесумматора 3 разности А -121, запоминается в триггере 11 знака и включается управление коммутатора 10 оттриггера 11 знака,45Далее на первый вход устройстваподается корректирующий множительСп.1, который передается через коммутатор 12 на коммутатор 1 О, а черезпоследний в зависимости от знака, записанного в триггерезнака,.передается его прямое или инверсное значение в соответствии с уравнением (3Полученное значение записывается врегистр 7. Затем производится сдвигполученного числа на К разрядов в сторону младших, При этом сдвиг можетвыполняться двумя путями: в самомрегистре 7 на один разряд за одну микОдновременно с работой сумматора 3 на включенном параллельном умножителе 1 производится умножение сигналов У которые поступают на первый вход умножителя 1 на коэффициенты Ь;, которые поступают на второй вход уст 1 ройства, являющийся вторым входом: умножителя 1, Полученные произведения через коммутатор 12 и О поступают на вход сумматора 3, в результате чего в регистре 7 накопления суммы формируется сигнал у в соответствии с81987 12родействующее арифметическое устройство. Предложенное устройство засчет распараллеливания вычислительного процесса в сумматоре и умножителе,за счет ускоренных сдвигов в сторо;у младших разрядов и сдвигов всторону старших разрядов с фиксациейи исправлением переполнения при автоматической регулировке усиления поз воляет обрабатывать сигналы большогодинамического диапазона по несколькимканалам одновременно. Формула изобретения 15 30 35 40 45 55 уравнением (8), поступающий через коммутатор 12 на выход устройства,Далее производятся вычисления поуравнению (2) аналогично вычисленнымпо уравнению (4), а результирующийсигнал 2 п с выхода умножителя 1 сосдвигом в сторону старших разрядовчерез блок 2.и коммутатор 12 поступает на выход устройства,При вычислении сигнала У по уравнению (8), когда производится многократное сложение в сумматоре 3 с накоплением суммы в регистре 7, возможно переполнение разрядной сеткисумматора 3, Для уменьшения возможных ошибок вычислений, возникающих при этом, включен блок 6, Наблок 6 подаются два знаковых разряда с знаковой части 5 сумматора 3 иуправляющий импульс с управляющей шины 15, Два .знаковых разряда поступают на элемент 16 равнозначности, навыходе которой в случае совпадениязнаковых разрядов между собой (чтоозначает отсутствие переполнения) формируется разрешающий сигнал, поступающий на элемент 17 И, который пропускает управляющий импульс от шины15 на входы записи цифровой 8 и знаковой 9 частей регистра 7,При несовпадении знаковых разрядов, что означает переполнение разрядной сетки, выходной сигнал элемента 16 равнозначности запрещает прохождение управляющего импульса черезэлемент 7 И, а на выходе элементаНЕ 18 формируется сигнал, разрешающийпрохождение управляющего импульса через элементы 19 и 20 И, При этом взависимости от значения старшегознакового разряда, поступающего наэлемент 19 И и через элемент НЕ 21на элемент 20 И, управляющий импульспроходит через один из элементов И 19или 20, и устанавливает знаковуючасть 9 регистра 7 в состояние, соответствующее старшему знаковому разряду, а цифровую часть 8 регистра 7в противоположное состояние (все нули или все единицы), соответствующее максимальному положительному илиотрицательному числу.Эффективность предложенного технического решения особенно высока припостроении многоканальных системцифровой фильтрации с жесткими ограничениями на весогабаритные характеристики, когда требуется простое,малоразрядное и в, то же время быст 20 25 50 1,Арифметическое устройство для цифровой фильтрации с автоматической регулировкой усиления, содержащее умножитель и сумматор, о т л и ч а ю -щ е е с я тем, что, с целью упрощения и повышения быстродействия, оносодержит выходной коммутатор, коммутатор сдвига, коммутатор знака, группу элементов НЕ, триггер знака, сдвиговый регистр, блок фиксации переполнения при умножении, и блок фиксациипереполнения при суммировании, группа выходов которого подключена к соответствующим входам информационныхи знаковых разрядов сдвигового регистра, выходы информационных и знаковых разрядов которого соединены спервым входом выходного коммутатораи с группой входов коммутатора сдвига,выход которого соединен со входом информационной части сумматора, выходинформационной части которого подключен к входу информационных разрядовсдвигового регистра, вход знаковыхразрядов которого объединен с первымвходом блока переполнения при суммировании и соединен с первым выходомзнаковой части сумматора., второй выходзнаковой части которого подключен ковторому входу блока фиксации перепол-нения при суммировании и входу триггера знака, выход которого подключен кпервому входу коммутатора знака, выходкоторого подключен ко входу знаковойчасти сумматора, выход умножителя соединен со вторым входом выходного коммутатора и входом блока фиксации переполнения при умножении, выход которого подключен к третьему входу.выходного коммутатора, выход которогоявляется выходом устройства и подключен к первому входу умножителя,входам элементов НЕ группы и13 881987 1 О второму входу коммутатора знака,третий вход которого соединенс выходами элементов НЕ группы, причем четвертый вход выходного коммутатора является первым входом устройства, второй вход умножителя являетсявторым входом устройства, третий входблока фиксации переполнения при суммировании является управляющим входомустройства 2. Устройство по.п. 1, о т л и - .ч а ю щ е е с я тем, что блок фиксации переполнения при суммировании содержит два элемента НЕ, три элемента И и элемент равнозначности, выход которого подключен к первому входу первого элемента И и входу первого элемента НЕ, выход которого соединен с первыми входами второго и третьего элементов И, вторые входы трех элеменгов НИИПИ Заказ 9997/85Тираж 991 Подписное Филиал ППП "Патент",.Ужгород.чл.Проектная,И объединены и образуют третий входблока, группой выходов которого являются выходы трех элементов И, первый вход элемента равнозначности является первым входом блока третийвход второго элемента И, вход второго элемента НЕ и второй вход элемента равнозначности объединены и являются вторым входом блока, выход второгоэлемента НЕ соединен с третьим вхоцом третьего элемента И,Источники информации,принятые во внимание при экспертизе1; Авторское свидетельство СССРВ 586459, кл,б 06 Г 15/36, 1975,2, Авторское свидетельство СССРВ 577533, кл. 6 06 Г 15/36, 1975,3. Авторское свидетельство СССР .по заявке В 2566295/24кл. 6 06 Г 15/34, 1978 (прототип);