Арифметическое устройство

Оп ИСАНИИЗОБРЕТЕНИЯ Союз СоветсхикСоциалистическихРеспублик(22) Заявлено 060479 (21) 2749341/18-24с прмсоедимением заявки Ио(51)М. Кл. 6 06 Р 7/38 ГосуАарственный комнтет СССР но дедам нзобретеннй н открытнй(71) Заявитель Львовский ордена Ленина политехническийинститут(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных устройств для выполнения операций сложения, вычитания, умножения, деления, извлечения квадратного корня при обработке больших массивов многоразрядных чисел.Известны арифметические устройства, вычисляющие элементарные преобразования за время, приблизительно равное времени реализации операции умножения 1.Однако структуры устройств не предназначены для обработки больших массивов чисел.Известно арифметическое устройство, состоящее из последовательно соединенных однотипных блоков. Каждый блок арифметического устройства содержит три регистра, комбинационный сумматор, узел анализа переполнения сумматора, триггер переполнения, пер" вый коммутатор, содержащий элемент И-ИЛИ, и второй коммутатор, содержащий и элементов И-ИЛИ,Арифметическое устройство предназначено для выполнения операций сложения, вычитания, умножения, деления, иэвлечения квадратного корня при обработке больших массивов многоразрядных чисел,Недостаток устройства - структурная сложность.Наиболее близким по техническойсущности к предлагаемому являетсяарифметическое устройство, состоящее иэ и последовательно соединенных однотипных.блоков, каждый иэ которых содержит первЫй, второй и третий регистры, сумматор, блок анализа,триггер, первый и второй коммутаторы 2.Недостаток устройства - сложность15 второго коммутатора и структуры устройства в целом.Цель изобретения - упрощение структуры арифметического устройства.Поставленная цель достигается тем,20 что в арифметическое устройство, содержащее и последовательно соединенных ячеек, каждая иэ которых содержит первый, второй и третий регистры,сумматор, блок анализа, триггер, пер 25 вый коммутатор, второй коммутатор,содержащий первый и второй элементыИ-ИЛИ, причем в каждой иэ последовательно соединенных ячеек группа разрядных выходов первого регистра сое 30 динена с первой группой соответствую 798825щих разрядных входов сумматора, первый вход перного коммутатора соединен с первой и второй управляющими шинами устройства, второй вход перного коммутатора соединен с третьей упранляющей шиной устройства, а третий вход первого коммутатора соединен с выходом блока анализа, вход которого соединен с выходом знакового разряда сумматора, выход первого коммутатора соединен с К-тым разрядным входом второго регистра (где К=1, ,и), 1-тые прямые ныходы вторых регистров К-той ячейки соединены с 1-ми входами второго регистра (К+1) - той ячейки, а (К+1)-тый выход второго регистра К-той ячейки соединен четвертчм входом первого коммутатора (К+1) -той ячейки, К-тый инверсный выход второго регистра К-той ячейки соединен с первым входом первого элемента И-ИЛИ второго коммутатора К-той ячейки, второй вход первого элемента И-ИЛИ второго коммутатора соединен с первой н второй управляющими шинами, а третий и четвертый входы - с третьей управляющей шиной и (К+1)-тым прямым выходом второго регистра, выход первого элемента И-ИЛИ второго коммутатора соединен со вторым входом.сумматора, выход 1-ого разряда сумматора К-той ячейки соединен с (1+1)-тым разрядным входом первого регистра (К+1) -той ячейки, 1-тый разрядный выход третьего регистра К-той ячейки соединен с (1-1)-тым входом третьего регистра (К+1) -той ячейки, и-й разряд третьего регистра соединен с выходом триггера и с пер. вым входом второго элемента И-ИЛИ второго коммутатора, второй и третий входы которого соединены с первой управляющей шиной и второй и третьей управляющими шинами, соответственно, а вход триггера соединен с выходом блока анализа, дополнительно введены и групп элементов ИЛИ и И, а второй коммутатор каждой из последовательно соединенных ячеек дополнительно содержит (и) элементон И, причем каждая группа элементов ЙЛИ и И содержит перный и второй элемент И и элемент ИЛИ, причем в каждой группе з)ементов ИЛИ и И первые входы первого и второго элементов И соединены с,первой и упрагляющей шиной устрой. с 3 гва,вторые входы первого и второгоэлементов И соединены со нторой и третьей управляющими шинами устройства, соответственно, ныходы первого и второго элементов И соединены, соответственно, с первым и вторьм входами элемента ИЛИ, выход элемента ИЛИ соединен с соответствующим, входом второго регистра первой ячей,ки устройства и с четвертым входом первого коммутатора первой ячейки устройства, причем н каждом втором коммутаторе каждой из последовательно соединенных ячеек пятый и шестой входы первого элемента И-ИЛИ соединеныс первыми входами (и) элементонИ и выходом второго элемента И-ИЛИчетвертый вход второго элементаИ-ИЛИ соединен с выходом первогоразряда третьего регистра, вторыевходы (и) элементов И соединеныс соответствующими инверсными выходами разрядов второго регистра, авыходы (и) элементов И соединенысо вторыми входами соответствующихразрядон сумматора.На чертеже представлена функциональная схема арифметического устройства.15 Арифметическое устройство содержит и логических блоков, образованных элементами И 1, 2 и ИЛИ 3, и иоднотипных ячеек, каждая из которыхсодержит регистры 4 и 5, коммутатор Щ б (содержащий элементы И-ИЛИ 7,8 иИ 9), сумматор 10 с дополнительнымиразрядами 11, триггер 12, выход 13которого соединен со входом и-го разряда регистра 5, регистр 14, управт 25 ляющие шины 15, 16 и 17, блок анализа 18, коммутатор 19.Первые входы элементов И 1, 2 янляются входами 20 устройства, вторыевходы соединены с управляющими шинами 17 и 16 умножения и делания, соответственно. Выходы элементов И 1,2 (причем выход элемента И 2 - инверсный) объединены элементом ИЛИ 3. Выходы логических блоков (которыми являются выходы элементов ИЛИ 3) соеЗ 5 динены с соответствующими входамирегистра 4 первой ячейки, кроме первого входа регистра 4, соединенногос выходом логического блока черезкоммутатор 19.4 О Первая группа входов элементаИ-ИЛИ 8 коммутатора б соединена суправляющей шиной умножения 17 и деления 18, с выходом элемента И-ИЛИ 7и инверсным выходом (К+1)-ого разряда регистра 4, вторая группа входовэлемента И 2 соединена с управляющейшиной 16 извлечения корня, с прявимвыходом (К+1)-ого разряда регистра 4и с выходом элемента И-ИЛИ 7.Первые входы элементов И 9 соеди-, 5 О йены с 1-ми инверсными выходами регистра 4, а вторые входы всех элементов 9 объединены и соединены с выхо"дом элемента И-ИЛИ 7.Первая группа входов элемента И ИЛИ 7 соединена с первым выходомрегистра 5 и с управляющей шиной деления и извлечения корня и с выходом триггера 12.Арифметическое устройстно работает ФО следующим образом.При умножении первое множимое инвертируется н элементе И 2 и поступает через элемент ИЛИ 3 н регистр4 первого блока, а первый множитель798825 второго коммутатора соединен с перной и второй управляющими шинами, атретий и четвертый входы - с третьейуправляющей шиной и (К+1) "тым прямымвыходом второго регистра, соответст ненно, выход первого элемента И-ИЛИвторого коммутатора соединен со вторым.нходом сумматора, выход 1-огоразряда сумматора К-той ячейки соединен с (1+1)-тым разрядным входом первого регистра (К+1)-той ячейки, 1-тыйразрядный выход третьего регистраК-той ячейки соединен с (1-1)-тымвходом третьего регистра (К+1)-тойячейки, и-й разряд третьего регистрасоединен с выходами триггера и с пер ным входом второго элемента И-ИЛИвторого коммутатора, второй и третийвходы которого соединены с первойуправляющей шиной и второй и третьейуправляющими шинами, соответственно,33 а вход триггера соединен с выходомблока анализа, о т л й ч а ю щ е ес я тем, что, с целью упрощенияструктуры устройства, в него дополнительно введены и групп, элементовр ИЛИ и И, а нторой коммутатор каждойиз носледовательно соединенных ячеекдополнительно содержит (и) элементов И, причем каждая группа элементовИЛИ и И содержит первый и второй элемент И и элемент ИЛИ, причем в каждойгруппе элементов ИЛИ и И первые входыпервого и второго элементов И соединены с первой управляющей шиной устройства, вторые входы первого и второго элементов И соединены со второйЗф и третьей управляющими шинами устройства, соответственно, выходы первогои второго элементов И соединены, соответственно с первым и вторым выходами элемента ИЛИ, выход элемента40 ИЛИ соединен с соответствующим входом второго регистра первой ячейкиустройства и с четвертым входом первого коммутатора первой ячейки устройый ства, причем в каждом втором комму таторе каждой иэ последовательно соединенных ячеек пятый и шестой входыпервого элемента И-ИЛИ соединены спервыми входами (и) элементон И ис выходом второго элемента И-ИЛИ,четвертый вход второго элемента Й-ИЛИссединен с выходом первого разрядатретьего регистра, вторые входы (и)элементов И соединены с соответствующими инверсными выходами разрядоввторого регистра, а выходы (и) эле 5 ментов И соединены со вторыми входами соответствующих разрядов сумматора. н регистр 5, Умножение произнодятмладшими разрядами вперед при неподвижном множимом последонательно-параллельным способом. Первый разрядмножителя с регистра 5 поступает вовторой коммутатор 6 на элемент И-ИЛИ 7.Если он равен единице, коммутатор6 вырабатывает сигнал, пропускающийчерез элементы И-ИЛИ и И 8, 9 инверсное содержимое регистра 4, котороепосле двойного инвертирования равно,прямому значению первого множнмого,на входы умматора 10,При делении делитель поступает нарегистр 4 через логические блоки, неинвертируясь. Появление единицы навыходах триггера 12 и элемента И-ИЛИ.7 разрешает прохождение иннерсныхзначений регистра 4 на сумматор 10через второй коммутатор б.При извлечении корня появлениеединицы на выходе триггера 12 и элемента И-ИЛИ 7 разрешает прохождениена сумматор 10 через коммутатор б(К+1)-ого разряда регистра 4 К-гоблока. Работа остальных элементовустройства аналогична.ЭФфективность изобретения заключается н улучшении структуры арифметического устройства за счет уменьшения количества связей н каждойячейке.Формула изобретенияАрифметическое устройство, содержащее и последовательно соединенныхячеек, каждая из которых содержитпервый, второй и третий регистры,сумматор, блок анализа, триггер, первый коммутатор, второй коммутатор,содержащий первый и второй элементыИ-ИЛИ, причем в каждой нз последовательно соединенных ячеек группа разрядных выходов первого регистра соединена с первой группой соответствующих разрядных входов сумматора, перввход первого коммутатора соединен спервой и второй управляющими шинамиустройства второй вход первого коммутатора соединен с третьей управляющей шиной устройства, а третий входпервого коммутатора соединен с выходом блока анализа, вход которого соединен с выходом знакового разрядасумматора, выход первого коммутаторасоединен с К-тым разрядным входомвторого регистра (где К=1,,и),1-тые прямые выходы второго регистраК-той ячейки соединены с 1-ми входами второго регистра (К+1)-той ячейки, а (К+1)-тый выход второго регистра К-ой ячейки соединен с четвертымвходом первого коммутатора (К+1)-тойячейки, К-тый инверсный выход второго регистра К-той ячейки соединен спервым входом первого элемента И-ИЛИвторого коммутатора К-той ячейки,второй вход первого элемента И-ИЛИ Источники информации,принятые во внимание бри экспертизед 1. Байков В.Д. и Смолов В.Б, Аппаратурная реализация элементарныхФункций в ЦВМ. Л., ЛГУ, 1975, с.3-75.2, Авторское свидетельство СССРпо заявке 9 2414632/18-24,кл, С 06 Р 7/38, 1976 (прототип).