Арифметическое устройство в системе остаточных классов

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветсиииСоциалистическиеРеслублмк и 881745(22)Заявлено 09.01.80 (21) 2871646/18-24с присоединением заявки РЬ(51) М. Кл. 6 06 Е 7/72 Ркудерстееииый комитет СССР ие делам иэабретеиий и открытийОпубликовано 15.11.81, Бюллетень42 Дата опубликования описания 15,11,8110 Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах, исполь. зующих форму представления чисел в системе . остаточных классов (СОК),Известно устройство, содержащее п схем суммирования, схему контроля по модулю три, схему управления коммутацией, схему коррекции и логические элементы, обеспечи. вает контроль правильности выполнения опе. раций двоичного сумматора по модулю три и выдачу информации об ошибке 11.Недостатками устройства является низкая вероятность обнаружения ошибок, невозможность коррекции обнаружеыыл ошибок, поскольку в устройстве не определяется величина и местонахождение обнаруженных ошибок. Наиболее близким к изобретению является арифметическое устройство с контролем по модулю, содержащее блок управления, группу элементов И записи операндов и контрольных кодов операндов, регистры операндов и регистры контрольных кодов операндов, выходы когорых подключены ко входам схемы контроля по модулю и сумматору, а также элементы ИЛИ и элемент И, причем выхсщ первого элемента ИЛИ соединен с управляющими входами одной группы элементов И записи операндов и контрольных кодов опе рандов, выход второго элемента ИЛИ - с управляющими входами второй группы элементов И записи операндов и контрольных кодов операндов, выходы третьего элемента ИЛИ - со входами сброса первого регистра операндов и соответствующего регистра контрольного кода, выход четвертого элемента 15ИЛИ - со входами сброса друтого регистра операнда и соответствующего регистра контрольного кода, первые входы первого и второго элементов ИЛИ соединены с первым выходом блока управления, вторые входы 20первого, второго, третьего и четвертого элементов ИЛИ соединены соответственно с третьим, четвертым, пятым и шестым выходами блока управления, входы элемента И соединены с выходами разрядов первого регистракода операнда, а выход элемента И подключен ко входу блока управления 2.Для известного устройства присущи низкаявероятность обнаружения ошибок и невозможность коррекции обнаруженных ошибок,Цель изобретения - повышение надежностиработы устройства за счет повышения вероятности обнаружения ошибок и их коррекции.Поставленная цель достигается тем, чтоустроиство, содержащее регистры первого ивторого операндов и регистры контрольныхкодов операндов, входы которых являютсяинформационными входами устройства, блокмодульных сумматоров, первая группа информационных входов которого соединена с выходами регистра первого операнда и регистраконтрольного кода первого операнда, три груп.пы элементов И, блок управления, оно содержит три блока памяти, четвертую группу элементов И, три сумматора, блок умножения,причем выходы регистра второго операнда ирегистра контрольного кода второго операндасоединены с адресными входами первого блокапамяти и с первыми входами элементов И первой группы, вторые входы которых соединенымежду собой и с первым выходом блока управления, выходы элементов И первой группысоединены со второй. группойинформационныхвходов блока модульных сумматоров, перваягруппа входов блока умножения соединена синформационными выходами первого блока па.мяти, вторая группа входов блока умножения соединена с выходами регистра первогооперанда и регистра контрольногб кода первого операнда, выходы блока умножения соединены с первыми входами элементов И второйгруппы, вторые входы которых соединенымежду собой и со вторым выходом блокауправления, выходы элементов И второй группы и выходы элементов И третьей группысоединены со входами первого сумматора, вы оходы которого и выходы блока модульныхсумматоров и третьего сумматора соединеныс соответствующими входами второго сумматора и с первыми входами соответствующихэлементов И третьей группы, с выходами45третьего сумматора и с соответствующимивходами регистра первого операнда и регист.ра контрольного кода первого операнда, пер.вые входы элементов И третьей группы сое.динены с соответствующими выходами блока 5 О.л.модульных сумматоров, вторые входы объеди.иены и подключены к третьему выходу блока управления, выходы элементов И четвертойгруппы соединены с соответствующими вхо.дами регистра первого операнда и регистра 55контрольного кода первого операнда, а такжес адресными входами второго, блока памяти,информационные выходы которого соединены соответствующими входами третьего суммаора; выходы второго сумматора соединены с адресными входами третьего блока памяти, информационные выходы которого соединены с соответствующими входами второй группы входов блока модульных сумматоров, вторые входы элементов И четвертой группы объединены и подключены к четвертому выходу блока управления, выходы регистра первого операнда и регистра контрольного кода первого операнда являются выходом устройства, пятый, шестой и седьмой выходы блока управления соединены с соответствующими управляющими входами блока модульных сумматоров, первый, второй и третий входы блока управления являются соответственно входами Умножение", "Вычитание" и "Сложение" уст.ойства, а также тем, что блок управления одержит пять элементов И, четыре элемента ИЛИ, узел задержки, вход которого соединен с выходом первого элемента ИЛИ, первый вход которого является первым входом блока и соединен с первыми входами первого и четвертого элементов И, первый вход второго элемента ИЛИ соединен с первым входом второго элемента И и является вторым входом блока, второй вход второго элемента ИЛИ соединен с первым входом третьего элемента И и третьим входом первого элемента ИЛИ и является третьим входом блока, вторые входы первого, второго и третьего элементов И объединены и подключены к первому выходу узла задержки, выходы первого, второ. го элементов И и третьего элемента ИЛИ являются соответственно пятым, шестым и седьмым выходами блока, выход третьего элемента И соединен с первым входом третьего эле. мента ИЛИ, первый вход элемента И соеди. нен с выходом второго элемента ИЛИ, вторые входы четвертого. и пятого элементов И соединены с первым входом четвертого элемента ИЛИ и со вторым выходом узла задержки, вторые входы третьего и четвертого элементов ИЛИ соединены соответственно с третьим и четвертым выходами узла задержки, выходы первого элемента ИЛИ, четвертого и пятого элементов И, четвертого элемента ИЛИ являются соответственно первым, вторым, третьим и четвертым выходами блока управления.На фиг. 1 представлена блок-схема устройства; на фиг, 2 - блоксхема блока управления.Устройство содержит регистр первого операнда 1, регистр контрольного кода первого операнда 2, регистр второго операнда 3, регистр контрольного кода второго операнда 4, четвертая группа элементов И 5, второй блок памяти б, третий сумматор 7, первый блок памяти 8, блок умножения 9, вторая и третьяформула изобретения 881745 15 1. Арифметическое устройство в системе остаточных классов, содержащее регистры пер. вого и второго операндов и регистры конт 5 рольных кодов операндов, входы которых являются информационными входами устройства, блок модульных сумматоров, первая группа информационных Йходов которого соедине. на с выходами регистра первого операнда и регистра контрольного кода первого операнда, три группы элементов И, блок управления, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, оно содержит три блока памяти, четвертую группу элементов И, три сумматора, блок умножения, причем вы. ходы регистра второго операнда и регистра контрольного кода второго операнда соедине. ны с адресными входами первого блока памяти и с первыми входами, элементов И пер.20 вой группы, вторые входы которых соединены между собой и с первым выходом блока управления, выходы элементов И первой группы соединены со второй группой информационных входов блока модульных суммато 25 ров, первая группа входов блока умножения соединена с информационными выходами первого блока памяти, вторая группа входов блока умножения соединена с выходами регистра первого операнда и регистра контрольного кода первого операнда, вьтходь 1 блока умножения соединены с первыми входами элементов И второй группы, вторые входы которых соединены между собой и со вторым выходом блока управления, выходы элементов И второй группы и выходы элементов И з 5. третьей группы соединены со входами перво.го сумматора, выходы которого, и выходы блока модульных сумматоров и третьего сумматора соединены с соответствующими входами второго сумматора и с первыми 40 входами соответствующих элементов И третьей группы, с выхОдами третьего сумматора и с соответствующими входами регистра пер. вого операнда и регистра контрольного кода первого операнда, первые, входы элементов И третьей группы соединены с соответствующими выходами блока модульных сумматоров, вторые входы объединены и подключены к третьему выходу блока управления, выходы элементов И четвертой группы соединены 5 О с соответствующими входами регистра первого операнда и регистра контрольного кода пер. вого операнда, а также с адресными входамивторого блока, памяти, информационные выходы которого соединены с соответствующими входами третьего сумматора, выходы вто 12рого сумматора соединены с адресными входами третьего блока памяти, информационные выходы которого соединены со второй группой входов блока модульных сумматоров, вторые входы элементов И четвертой группы объединены и подключены к четвертому выходу блока управления, выходы регистра первого операнда и регистра контрольного кода первого операнда являются выходом устройства, пятый, шестой и седьмой выходы блока управления соединены с соответствующими управляющими входами блока модульных сумматоров, первый, второй и третий входы блока управления являются соответственно входами Умножение", "Вычитание" и "Сложение" устройства.2. Устройство по п. 1, о т л и ч а ющ е е с я тем, что блок управления содержит пять элементов И, четыре элемента ИЛИ, узел задержки, вход которого соединен с выходом первого элемента ИЛИ, первый вход которого является первым входом блока и соединен спервымивходами первого и четвертого элементов И, первый вход второго элемента ИЛИ соединен с первым входом второго элемента И и является вторым входом блока, второй вход второго элемента ИЛИ соединен с первым входом третьего элемента И и третьим входом первого элемента ИЛИ и является третьим входом блока, вторые входы первого, второго и третьего элементов И объединены и подключены к первому выходу узла задержки, выходы первого, второго элементов И и третьего элемента ИЛИ являются соответственно пятым, шестым и седьмым выходами блока, выхоД третьего элемента И соединен с первым входом третьего элемента ИЛИ, первый вход элемента И соединен с выходом второго элемента ИЛЦ, вторые входы четвертого и пятого элементов И соединены с первым входом четвертого элемента ИЛИ и со вторым выходом узла задержки, вторые входы третьего и четвертого элементов ИЛИ соединены соответственнос третьим и четвертым выходами узла задержки, выходы первого элемента ИЛИ, четвертого и пятого элементов И, четвертого элемента ИЛИ являются соответственно первым, вторым, третьим и четвертым выходами. блока,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР У 358697,кл. 6 06 Р 7/50, 1970.2. Авторское свидетельство СССР У 318947,кл. 6 06 Р 7/38, 1970 (прототип).