G06F 12/00 — Выборка, адресация или распределение данных в системах или архитектурах памяти
Устройство для сопряжения процессора с многоблочной памятью
Номер патента: 1432538
Опубликовано: 23.10.1988
Авторы: Егоров, Потапов, Шакиров
МПК: G06F 12/00, G06F 13/16
Метки: многоблочной, памятью, процессора, сопряжения
...сигналов ЗП или ЧТ соответственно с линий 22 и 23 выдает единичный сигнал на один из выходов 49-56. Если на дешифратор 3 поступил сигнал ЧТ, то с выхода 49 единичный сигнал поступает на резрешающий вход узла 12, разрешая прохождение информации, записанной на регистре 4, на ши"ну 42 данных процессора. В режиме"Запись" процессор после сигнала СИАустанавливает необходимое значениестарших разрядов номера массива нашину 42 и вырабатывает сигнал ЗП, покоторому дешифратор 3 выдает с выхода 50 единичный сигнал на разрешающийвход узла 13, и информация с шины 42данных процессора записывается в регистр 4. Чтение и запись в регистры5-7 осуществляется аналогичным образом. После установки номеров массивов памяти на регистрах 4 и 5,...
Буферное запоминающее устройство с произвольной выборкой двумерного фрагмента
Номер патента: 1444784
Опубликовано: 15.12.1988
Автор: Слуев
МПК: G06F 12/00
Метки: буферное, выборкой, двумерного, запоминающее, произвольной, фрагмента
...устройство буферной памяти и записываются в память выход" ного изображения, генерируемого обрабатывающим процессором. При использовании буферной памяти в процессорах исправления геометрических искажений входным генератором адреса является процессор полиномиального преобразования координат, а выходным процессором - устройство взвешенного суммиро" 40 вания элементов извлекаемого фрагмента, т.е. устройство интерполяции по методу кубической свертки (2), Данные, получаемые процессором свертки, линейно, строка за строкой записыва ются в выходную память. Для записи одного элемента, данных изображения необходимо считать шестнадцать элементов данных из памяти исходного изображения, При достаточно высоком быстродействии входного и выходного...
Устройство адресации к динамической памяти
Номер патента: 1444785
Опубликовано: 15.12.1988
Автор: Шевкопляс
МПК: G06F 12/00
Метки: адресации, динамической, памяти
...циклами регенерации (16 мкс) процессор многократно, в нужной емупоследовательности обращается к15 области программы и данных (Р 1, Р 2и РЗ); при этом в блоках 1, 1 и1 реализуются режимы страничной .записи и считывания.Если номер текущей страницы три20 обращении к блоку 1(1, 1 ) не совпадает с ранее принятым на регистр10,(10, 10), то блок 8 управленияформирует последовательность сигналов, обеспечивающих снятие сигнала25 ВАБ с входа 46 7(46, 46 ) с последунгщей отработкой процедуры первогообращения к ячейке памяти.в страничном режиме (см.начальные участки временных диаграмм приведенных на30 фиг.9 и 10). При этом номер первойстраницы запоминается в регистре10 (10, 10 ) в расчете на то, чтов дальнейшем можно будет продолжитьработу в...
Буферное запоминающее устройство
Номер патента: 1444884
Опубликовано: 15.12.1988
Авторы: Кужольная, Солдатенко, Чернобылов
МПК: G06F 12/00, G11C 7/10
Метки: буферное, запоминающее
...состоитиэ и+1 тактов. Каждый такт состоитиз двух полутактов,В первом полутакте первого тактацикла по положительному Фронту управляющего импульса 3-Сдв (с четвертогвыхода блока 15 управления) лроисходит сдвиг информации во входном регистре 2 с выдачей на его последова"тельной выход первого разряда словаа;, по единичному уровню импульса ВР(с второго выхода блока 15 управления) и импульсу ВК (с первого выходаблока 15 управления), считывание идалее запись первых разрядов слова а; , , а;+,по отрицатель-.ному перепаду импульса 3-Сдв соответстненно н первый 4, второй б и третий 8 выходные Э-триггеры и выдачаих с выходов П-триггеров на выходы9, 1 О и 11 устройства.Во втором полутакте первого тактацикла по нулевому уровню импульса ВРи импульсу...
Устройство для распределения памяти
Номер патента: 1462416
Опубликовано: 28.02.1989
Авторы: Боженко, Кондратов, Мешков
МПК: G06F 12/00, G11C 7/00, G11C 8/12 ...
Метки: памяти, распределения
...сигнала спервого разряда дешифратора 29(фиг, 32) элемент И 23 формируетна первом выходе блока 3 управлениясигнал инкремента счетчика 1. Затем по совпадению идентификатора,поступающего на элемент 25, и через элемент 21 на элемент 24 этиэлементы на одном из выходов 6 и навтором выходе блока 3 управленияформируют сигналы Соответственно14624БП 2 и БП 2 14 (фиг, Зм) В ОЗУ по адресу процессора заносится исходная (например, нулевая) информация, в БП 1 2 - состояние счетчика 1 по адресу процессора (фиг. 3,п)l в БП 2 14 - адрес процессора по адресу, задаваемому состоянием счетчика 1. Затем выдается следующий идентификатор, сопровождаемый ад ресом следующей ячейки ОЗУ, и процесс очистки продолжается до записи исходной информации в ячейку ОЗУ с...
Устройство для адресации по содержанию блока памяти
Номер патента: 1464164
Опубликовано: 07.03.1989
МПК: G06F 12/00, G06F 15/173
Метки: адресации, блока, памяти, содержанию
...1, 2, 4 - 7. Легко убедиться, что с вершиной 3 нет связанных вершин.В запоминающем устройстве 9 блока памяти логических векторов известным способом записаны п и-разрядных векторов. Чтобы адрес ячейки можно было использовать в качестве ассоциативного признака вектора вершины, при записи должно соблюдаться соответствие номера ячейки номеру вершины графа.Подается сигнал "Начальная установка" по линии 5 и код вектора вершины, для которой устанавливаются связанные с ней вершины по шине 4. Сигчалом "Начальная установка" приводятся в исходное состояние узлы блока анализа связности вершин графа и запускается генератор (цепи установки исходного состояния не показаны). Этим же сигналом через элемент сИЛИ 16 выполняется чтение из запоминающего...
Устройство для управления динамической памятью
Номер патента: 1471196
Опубликовано: 07.04.1989
МПК: G06F 12/00
Метки: динамической, памятью
...сигнал нулевого уровня. Срабатывает одновиб1196 6 5 147ратор 12, формируя импульс нулевогоуровня, поступающий на вход установки в "О триггера 3. Триггер 3 устанавливается в нулевое состояние, прикотором на его прямом выходе присутствует сигнал нулевого уровня, вызывающий формирование на выходе элемента И-НЕ 6 сигнала высокого уровня,а на его инверсном выходе и выходе16 устройства сигнал единичного уровня, разрешающий накопителю формировать сигналы обмена с запрашиваемымустройством. Одновременно сигнал нулевого уровня с прямого выхода триггера 5 вызывает формирование на выходе элемента И - НЕ 7 сигнала единичного уровня, разрешающего работу фор-мирователя 1.Допустим, что обмен завершен доокончания цикла работы накопителяи сигнал запроса...
Запоминающее устройство с динамической адресацией
Номер патента: 1472909
Опубликовано: 15.04.1989
Авторы: Водяхо, Емелин, Печерский, Пузанков
МПК: G06F 12/00
Метки: адресацией, динамической, запоминающее
...быть совмещены во времени.Режим записи.Инициация выполнения операции записи осуществляется .по активному значению первого сопроводительного сигнала. С приходом тактового импульса происходит запись информации с первой группы входов ЗУ в буферные регистры 69-71, 80 блока 1, Одновременно в буферный регистр 88 блока 7 буферных регистров записывается значение адреса свободного вектора из блока 6 магазинной памяти. Этот адрес с выхода 54 блока 7 буферных регистров поступает через вход 30 блока 2 управления на мультиплексоры 65 и 66 этого блока и через выходы 38 и 42 - на входы адреса записи блоков 5 и 4. Кроме 25 того, адрес свободного вектора поступает на старшие разряды входа адреса записи блока 3. Таким образом за" дается начальный...
Запоминающее устройство
Номер патента: 1472910
Опубликовано: 15.04.1989
Авторы: Галуза, Денисов, Ленцкевич
МПК: G06F 11/36, G06F 12/00
Метки: запоминающее
...интерфейсу МПИ.Режим безадресной записи задается единичным значением сигнала 19. В этом режиме устройство выполняет в полном объеме функции адресного режима и дополнительно записывает в блок 1 последовательно по каждому сигналу ОБМ состояния магистрали АД в моменты истинности на шине АД адреса и данных, Начальный адрес массива дпя записи магистрали вводится в счетчик 3 с шины АД по сигналу навходе 20.Блок 6 управляет записью состояний магистрали АД и работает только при наличии сигнала на входе 19 (Х=1). В паузе между сигналами ОБМ (Х, =О, ХЗ=1) формируются управляющие сигналыУз (выборка блока ) и У (запись), которые обеспечивают запись текущего состояния линий АД в блок 1. После появления сигнала ОБМ (Х,=1) формируется сигнал У, (+1 в...
Устройство для управления оперативной динамической памятью
Номер патента: 1481850
Опубликовано: 23.05.1989
МПК: G06F 12/00, G11C 11/406, G11C 7/08 ...
Метки: динамической, оперативной, памятью
...поступает на вы:-. ход 19 устройства, сигнализируя об окончании обработки канального обращения. Величина задержки элемента 5 определяется быстродействием накопителя. При выполнении обращения со считыванием информации на вход 151 устройства поступает единичный каналь" ный сигнал "Ввод", который, проходя через второй 2 и третий 3 элементы И-НЕ, поступает на выход 18 устройства и, проходя через второй элемент5 задержки, поступает на выход 19устройства,В режиме Формирования и обработки обращения с регенерацией информации устройство работает следующим образом. Инициализация запроса на регенерацию информации производства по переднему Фронту единичного сигнала с выхода генератора 13, который поступает на второй вход элемента И 12 и через него...
Устройство для адресации памяти
Номер патента: 1481760
Опубликовано: 23.05.1989
Авторы: Лозбенев, Пархоменко, Черняев
МПК: G06F 12/00, G06F 9/36
...третьем - 096 (РЕТ).Элемент И 6 необходим для того, чтобы отличить коды команд перехода от данных, которые могут иметь тот же код (команды сопровождаются сигналом М 1). Положительный импульс на выходе элемента И 6 по заднему фронту устанавливает триггер 8 в единичное состояние, положительный перепад через время, обусловленное элементом 7 задержки, появляется на первом входе элемента И 5, Время задержки элемента 7 подобрано так, что не происходит совпадения положительных уровней на выходе элемента 7 задержки и сигнала М 1 команды, во время которой произошло переключение (в нашем случае команды СА 11.). Далее микропроцессор выполняет действия, предписанные командой СА 1.1При приходе любой следующей команды сигнал первого машинного цикла...
Устройство адресации памяти
Номер патента: 1494007
Опубликовано: 15.07.1989
Авторы: Ефимов, Исаев, Никитин
МПК: G06F 12/00
...-гистр 6, переписывая в него код адреса, установленный на выходе 22 устройства, а затем в счетчик адреса 5,переписывая в него код адреса, хранящегося в регистре 8, В результате врегистре 6 запоминается код адреса,на котором произошло прерывание программы, а в счетчике 5 адреса устанавливается код адреса, по которомуследует осуществить запись информации в блок 3 памяти. После этого блок2 управления подает управляющий сигнал на мультиплексор 7 так, чтобы кодадреса с выхода регистра 6 попал навход регистра 8. При этом записывается содержимое регистра 6 в регистр8,По окончании записи информации вблок 3 памяти в блок 2 управления повходу 20 подается сигнал продолжения программы, по которому блок 1 записи и считывания устанавливается врежим...
Устройство буферной памяти
Номер патента: 1494010
Опубликовано: 15.07.1989
Авторы: Бессмертный, Сбориков, Теодорович
МПК: G06F 12/00, G06F 13/00
...с блока 3 поступает насхему 28 сравнения и сравниваетсяс информацией на 01-входе, В случаесовпадения информации сигналом с выхода схемы 28 сравнения открываетсяэлемент И 16 и импульс частоты считывания поступает через элемент ИЛИ 22на вход счетчика 1. Исчезновение импульса частоты считывания изменяетсостояние счетчика 1, что соответствует изменению адреса в блоке 3. Одновременно сигнал с выхода элементаИ 16 через элемент ИЛИ 18 устандвливает в 111" триггер 30, открывая элемент И 8 для прохождения импульсовчастоты записи по новому адресу вблоке 3,Отсутствие сигналов ца выходе схемы 28 сравнения в момент записи информации указывает нд неисправностьблока 3 и на необходимость переключения блока 3 ца резервную зону, которая...
Устройство для модификации адреса в цифровой сети
Номер патента: 1495803
Опубликовано: 23.07.1989
Автор: Коновалов
МПК: G06F 12/00
Метки: адреса, модификации, сети, цифровой
...13 устройства.Первый тактовый импульс с первогонь:хода генератора 2 производит опросну; ного разряда регистра 1 логического адреса, который содержит идентификатор типа получателя сообщения(узел сети илц абонент сети). Если внулевом рззряде ззп)сац 0 (низкигпотенциал нз сдиг(ичг(ом выходе разрядз), то первый тактовый импульс паявля "тсч цз выходе элемента И 3. В ре"зультзте через группу 9 элемег(тон И производится счцтинзцие содержимогос 1 - го по и-й разряды регистралогицескога адреса, при эточ цз выходе14 устройства (3 рчруетсг( и-разрядныйфиэчСкнй адрес па)учзте 1 я узпл("ие н(нэздич о эзнерщегии модификации лагическога адрес,г). ),раме тога,Го второму входу генераторатактов."15О э.)Гтс) Остзнор и устройство работу,...
Устройство для управления обращением к общей памяти
Номер патента: 1495804
Опубликовано: 23.07.1989
Автор: Беляков
МПК: G06F 12/00
Метки: обращением, общей, памяти
...иоперацией характерно для БИС интерфейса КР 1802 ВВ 2,Отсутствующие в таблице комбинации входных сигналов при правильнойработе канала микро-ЭВИ вс.зникнутьне могут, т,е, не являются рабочими.В рассматриваемом случае, т.е.при несовпадении код адреса активизируемой страницы памяти Ащ, хранящимся в первом. регистре 24адресастраницы памяти, и кода адреса активной в настоящий момент страницы памяти, хранящегося, во втором регистре 25 адреса страницы памяти, напервый вход 55 шифратора с выходасхемы 26 сравнения поступает единичный сигнал несравнения. Согласнотаблице на выходе 57 шифратора возникает код операции записи слова,По сигналу "Ввод" с шины 105одновибратор 33 запускается и импульсным сигналом с его выхода, 62производится запись...
Устройство для распределения динамической памяти
Номер патента: 1497618
Опубликовано: 30.07.1989
Авторы: Боженко, Гордиенко, Кондратов, Мешков
МПК: G06F 12/00
Метки: динамической, памяти, распределения
...триггер устанавливается в состояние "1". По этому состоянию счетчик 4 переводится в режим установки, его дальнейшее переключение по импульсам регенерации блокируется, а по выходу 16 устройство индицирует готовность вступить в обмен с процессором.В режиме загрузки на входе 15 устройства присутствует уровень 0. По нему коммутаторы 1 и 2 подключают к выходам 10 и 11 информационные выходы счетчиков 4 и 5. Загрузка ячеек памяти сопровождается стробирующими импульсами на входе 18. По ним переключается счетчик 5, а по его сигналам переполнения - счетчик 6. Состо ние счетчика 6 заносится в счетчик 4, По состоянию счетчиков 5 и 6 через выходы 10 и 1 присваиваются адреса загружаемой в памяти информации. Эти же адреса через выходы 12 и 13...
Устройство для адресации блоков памяти
Номер патента: 1499354
Опубликовано: 07.08.1989
Автор: Мазуров
МПК: G06F 12/00
Метки: адресации, блоков, памяти
...управления основной памятью .Целью:изобретения является повы 5 шение быстродействия и расширение функциональных возможностей за счет использования сигнализации при обращении к отключенным блокам памяти.На фиг. 1 показана функциональная схема устройства, на фиг . 2 - схема реализации преобразователя математического адреса в условный (дляп 3); на фиг. 3 - таблица, поясняющая его работу. После упрощения выражения прини%ших номеров и непрерывно изменяется от первого до и-го номера блоков,Для примера рассмотрено три блока памяти. Их математические номера 12 и 3. В двоичном коде это 01, 10, 11, Если один из блоков отключен (не имеет значения какой), то математический адрес может быть 1(01), 2(10), При.этом, если осуществляется обращение к...
Запоминающее устройство с параллельным произвольным доступом к строкам и окнам данных
Номер патента: 1499355
Опубликовано: 07.08.1989
МПК: G06F 12/00
Метки: данных, доступом, запоминающее, окнам, параллельным, произвольным, строкам
...14 - Фрагмент устройства, содержащий схемы блока деления 45на группы, первого и второго блоковмультиплексоров и блока памяти.Устройство содержит блок 1 памяти, блок 2 входных данных, блок 3выходных данных, блок 4 управлен, 50блок 5 модийикации адреса, блок 6 деления на группы, первый 7 и второй 8блоки мультиплексоров.Блок 6 деления на группы содержит (фиг. 2) первый преобразователь 9кодов, первый узел 10 мультиплексоров, второй преобразователь 11 кодов,второй узел 12 мультиплексоров и третий узел 13 мультиплексоров. 4Блок 4 управления содержит (фиг.3).первый преобразователь 14 кодов,группу сумматоров 15 по модулю два,второй преобразователь 16 кодов иузел 17 мультиплексоров.Блок 5 модификации адреса содержит(фиг. 13) с первого по...
Устройство для адресации контролируемого блока памяти
Номер патента: 1501068
Опубликовано: 15.08.1989
МПК: G06F 12/00
Метки: адресации, блока, контролируемого, памяти
...которые, поступая на адресные входы блоков 6 и 7 памяти, выбирают соответственно адресные последователь ности контрольных и фоновых ячеек, которые снимаются с информационных выходов блоков 6 и 7 памяти, проходят 1 ерез элементы И 8 и 9 и элементы 10 и 11 суммирования по модулю ив 4(с возможностью поразрядного инвертирования управляющими сигналами,поступающими на вторые входы элементов О и 1) и поступают соответственно на первую и вторую группывходов сумматора 12. Сумматор 12 вырабатывает результирующую последовательность адресов, Заполнение блоков6 и 7 определяет такие характеристики адресной последовательности, какобъем проверяемой памяти, убывающийили возрастающий характер последовательности, маскирование адресов,контроль...
Устройство для обращения к общей многомодульной памяти
Номер патента: 1501069
Опубликовано: 15.08.1989
МПК: G06F 11/20, G06F 12/00
Метки: многомодульной, обращения, общей, памяти
...и три элемента И-НЕ с элементом И. Правила подмены (или преобразования) адреса иллюстрируются таблицей. 10 15 20 25 30 35 40 45 50 55 При равенстве кода подмены "111"преобразования адреса не происходит,как и при нулевом значении. Устройство работает следующим образом,При появлении одновременно нескольких запросов на входах 11 арбитра 1 запросов последний выдает ответный сигнал процессору по одномуиз выходов 16 и этим же сигналом открывает коммутатор 2 для пропусканияадреса, требуемого данным процессороммодуля памяти, Выбранный коммутатором 2 адрес модуля поступает на соответствующие управляющие входы мультиплексоров 4-6. Если все разряды кодаподмены равны нулю, прямые выходыдешифратора 8 кода подмены, соответствующие кодам...
Устройство для распределения ресурсов оперативной памяти
Номер патента: 1501070
Опубликовано: 15.08.1989
Авторы: Бенкевич, Гребенюк, Зарецкий, Мазаник
МПК: G06F 12/00
Метки: оперативной, памяти, распределения, ресурсов
...Сигнал с,прямого выхода элемента ИЛИ 8 проходит через01070 5 15открытый (задержанным на элементе 7сигналом запроса) элемент И 10 навыход 20,устройства и входы блоков3, 14 и 15, Это сигнал наличия свободного массива нужного размера, впротивном случае выдается сигнал навыход 21 устройства,Адрес 22 и размер 24 с признаком20 выделения массива проходят наблок 3, который выдает сигналы занятия соответствующих листов памяти(путем обнуления соответствующих разрядов регистра 4). По признаку 20формирователь 14 формирует очереднойключ защиты памяти, который выдаетсяна выход 25, поступает на информационный вход памяти 15 и вместе с младшим разрядом режимазащиты 33 записывается по всем адресам, соответствующим обнуляемым разрядам регистра4 и...
Устройство распределения оперативной памяти
Номер патента: 1509909
Опубликовано: 23.09.1989
Автор: Бенкевич
МПК: G06F 12/00
Метки: оперативной, памяти, распределения
...выделяются по выходам 26.Блок сортировки (фиг. 2) работает следующим образом.40 В исходном состоянии триггеры 33и 38 обнулены с их инверсных выходовснимается сигнал логической "1", который открывает ключи 34 и 39.По первой группе входов 43 коды45 размеров массивов памяти через открытые ключи 34 и 39 поступают на входыэлементов 40 сравнения и коммутаторов 41, по второй группе входов 44му входу элемента 40 сравнения больше, либо равен, кода по второму входу, то ца выходе элемента 40 сравне- ния логическая "1", коммутаторы 41 и 42 открыты по первому информационному входу, В противном случае коммутаторы открыты по второму информационному входу, Таким образом, на выходе первого коммутатора 41 Я-й ячейки 10 коммутации всегда...
Устройство стековой адресации
Номер патента: 1513447
Опубликовано: 07.10.1989
МПК: G06F 12/00, G06F 9/36
...Если в удаляемом разряде име ется искомый признак, то формируется сигнал на втором выходе данных регистра 24 сдвига, который управляет передачей кода со счетчика 33 через "элементы И 19 и 21 на второй выход 32 50 блока 10 и формирует сигнал на первом выходе 31 блока 10. Код на выходе 32 используется для установки нового значения в регистре верхней позиции стека, а сигнал на выходе 31 сбрасывает.признаки в регистре 23 и используется для выполнения операции "Чтение" с новым значением верхней позиции стека. 47 При наличии сигнала "Сброс признака" (вход сброса 29 блока 10) вначале выполняются те же действия, что и по сигналу Чтение по признаку . Отличие состоит в том, что после того как обнаружен искомый признак, код со счетчика через...
Устройство для адресации к памяти
Номер патента: 1515164
Опубликовано: 15.10.1989
МПК: G06F 12/00
...на управляющиевходы мультиплексоров 12-16, коммутируют их таким образом, что информация,хранящаяся в регистрах 2-6, проходитчерез них на входы сумматоров 18-21без изменения,Результат операции сложения с выхода сумматора 18 подается на первыйвход сумматора 19 (аналогично для сумматоров 19-21). В результате этих операций, на выходе сумматора 21 формируется физический адрес ячейки системной памяти, который запоминается врегистре 1.2. Косвенная адресация.В регистр 2 по внутренней шине адреса заносится смещение адреса ячейкисистемной памяти, При этом в регистры3-6 записываются базовые адреса ячейки системной памяти. В регистры 7-11по внутренней шине данных поступаюткоды, определяющие смещение информации в мульгиплексорах 12-16. Все...
Устройство формирования адреса эвм локальной вычислительной сети
Номер патента: 1520527
Опубликовано: 07.11.1989
Авторы: Ручка, Тимонькин, Ткаченко, Харченко
МПК: G06F 12/00
Метки: адреса, вычислительной, локальной, сети, формирования, эвм
...в блоке 13 памяти, Элемент 2 сравнения сравнивает код текущего значения коэффициента загрузки ближайшей ЭВМ, поступающий на вход 20 устройства с пороговым значением. Если текущее значение коэффициента загрузки, ближайшей к устройству ЭВМ, оказалось меньше или равно пороговому, то на пврвом выходе элемента 2 сравнения - низкий уровень, а на его втором выходе - высокий уровень. При этом, если ближайшая к устройству.ЭВМ сети находится в работоспособном состоянии, то на входе 29 устройства присутствует сигнал высокого уровня. В результате этого на выходе элемента И 19 формируется единичный сигнал, по которому в регистр 16 заносится число 1000, что соответствует адресу ближайшей к устройству ЭВМ, Нулевой сигнал на выходе элемента И 18...
Устройство для адресации к памяти
Номер патента: 1524056
Опубликовано: 23.11.1989
МПК: G06F 12/00
...программирование.В момент считывания ЦП с шины данных кода команды на выходах блока3 постоянной памяти появляются сигналы, соответствующие той команде,код которой находится в это времяна шине данных. Блок 5 программируется так, что, если команда однобайтовая, то сигналы отсутствуют навыходах, если команда двухбайтовая,то сигналы появляются и на выходе старшего разряда и на выходе мпадшего разряда, если команда трехбайтовая, то сигнал появляется только на выходе мпадшего разряда. Таким образом, в момент считывания первого байта команды в буферный регистр 4 оказывается записанным код, содержащий информа цию о том, будет ли ЦП микроЭВМ считывать второй и третий байть командь или нет. Если команда однобайтовая, то синхроимпульсы с,...
Устройство для приема асинхронного биполярного последовательного кода
Номер патента: 1532934
Опубликовано: 30.12.1989
Авторы: Глушкин, Коганов, Рубин
МПК: G06F 12/00
Метки: асинхронного, биполярного, кода, последовательного, приема
...как, например,в микроохеме 56 МИР 11.После контроля принимаемого кодапо четности и числу разрядов УСК 2на выходе Формируется управляющий признакГотовность слова", который поступает на счетный вход СЧ 1 3 и увеличивает его содержимое на единицу.Этим подготавливается запись следующего слова ПК в блок 5 памяти по новому адресу, В случае обнаружениясбоя при приеме ПК по четности иличислу принятых разрядов кода состояние СЧ 1 3 не меняется, поэтому записьследующего слова производится по прежнему адресу.Когда устройство осуществляетприем слов последовательного кода сразрядностью в 2 раза большей разрядности вычислительной системы (например, по ГОСТ 18977-79 или АР 1 С и 16-разрядной вычислительной системе), УСК 2 на выходе Формирует...
Устройство для приоритетного обращения к общей многомодульной памяти
Номер патента: 1539786
Опубликовано: 30.01.1990
МПК: G06F 12/00
Метки: многомодульной, обращения, общей, памяти, приоритетного
...5 разовать адрес модуля 001 в адрес 111 Факт обращенияк модулю с адресом 001 устанавливает55ся схемой 6 сравнения, которая с помощью формирователя 9 единиц формирует адрес модуля 111. В результате дешифратор 13 о 5 ращения формирует сигнал обращения к .резервному модулю по соответствующему выходу 18 сигналов обращения. При данном значении кода подмены в случае о 5 ращения к резервному модулю адрес модуля с помощью третьего элемента И 7, элемента НЕ 11 и второй группы элементов. И 8преобразуется в 001.Аналогичный процесс преобразованияадреса происходит и при любом другомкоде подменыФормула из об ре тенияУстройство для приоритетного о 5 ра. - щения к общей многомодульной памяти, содержащее арбитр запросов, коммута тор адресов модулей...
Устройство для формирования адреса
Номер патента: 1541619
Опубликовано: 07.02.1990
Авторы: Жданов, Кухарь, Потапенко, Семенов, Сидоров
МПК: G06F 12/00
Метки: адреса, формирования
...на один такт сигнала МЕХ момент переключения страниц блока 2 памяти; так как команды перехода двухсловные, необходимо исключить переключение страницы до момента считывания второго слова команды перехода.После установки на входе-выходе 13кода команды перехода и последующегосчитывания микропроцессом адреса перехода происходит переключение страниц блока памяти в соответствии спредварительно закодированным адресомстраницы памяти в младшем байте КОПкоманды перехода.Режим блокировки ножного срабатывания. Ложное переключение страниц блока 2 памяти может произойти при появлении на входе-выходе 13 информации, имеющей в двух старших разрядах логические "1" (за исключением выполнения микропроцессором команд перехода).20 5 15416Такая...
Устройство доступа к общей памяти
Номер патента: 1543410
Опубликовано: 15.02.1990
Авторы: Горшков, Зеленко, Озеров, Панов
МПК: G06F 12/00
...на одном из выходов дешифратора 15, соответствующем коду на выходе приоритетного шифратора 14, 20Наличие сигнала запроса доступа к общей памяти на информационном входе 0-триггера 12 1-го блока блокировки тактовых импульсов вызывает его установку по спаду сигнала на выходе так тового генератора 1. В результате сигнал с инверсного выхода П-триггера 12 1-го блока блокировки тактовых импульсов блокирует дальнейшее прохождение сигналов на 1-й выход тактовых 30 импульсов 17 устройства при условии, что доступ к общей памяти разрешен 1-му блоку доступа. При этом работа 1-го микропроцессора или микроЭВМ блокируется с сохранением состояния всех его выходных сигналов.Формирование сигнала разрешения доступа к общей памяти на 1-м выходе дешифратора...