Устройство буферной памяти

(51)4 С 13/00 12/00 ГОСУД АРСТ 8 ЕННЫЙПО ИЗОБРЕТЕНИЯМ ИОРИ ГННТ СССР ОМИТЕ ТНРЫТ ОПИСАНИЕ ИЗОБРЕТЕН А ВТОРСКОМ,К СВИДЕТЕЛЬСТВУ одер ивход. 26 ков вство СССР/00, 986,во СССР 1 АХЯТ ци ро е. ад иост рнос(56) Авторское свидетелВ 1325494, кл. С 06 РАвторское свидетельспо заявке М 4174361/24,кл. С 06 Р 13/00, 1987(57) Изобретение относивой вычислительной технизобретения - повыщениеэа счет контроля достов писаннои информации, Устроиство сжит счетчики 1 и 2 адреса.блоки4 памяти, генератор 5 импульсов,6 запуска устройства, триггер 7, элементы И 8-17, элементы ИЛИ 18-25,элементы И 26, 27, скемы 28 и 29 сранения, триггеры 30, 31, элементы 3233, 34 задержки, формирователи 35,36 короткого импульса по фронту,Контроль достоверности записаннойинформации осуществляется благодарятому, что сразу после записи информации в блок 3, т.е. одновременнопо спаду импульса, на выходе элемента И 8 устанавливается в ноль триго,гер 30 и закрывает элемент И 8. При1494010 информацией на Р 1-входе, В случае совпадения информации открывается элемент И 16 с выхода схемы 28 сравпения и импульс частоты считывания поступает через элемент ИЛИ 22 на вход счетчика 1. Исчезновение импульса частоты считывания изменяет состояние счетчика 1 и изменяется адрес в блоке 3. Отсутствие сигналов на входе схемы 28 указывает на неисправность блока 3 и на необходимость переключения блока 3 на резервную зону, 1 ил,Изобретение относится к цифровой вычислительной технике, в 20частности к устройствам длясопряжения с памятью, и может бытьиспользовано для построения систем, с быстродействующей памятью,Цель изобретения - повышение надежности устройства за счет контролядостоверности записанной информации,На чертеже изображена функциональная схема предлагаемого устройства.Устройство содержит счетчики 1 и2 адреса, блоки 3 и 4 памяти, генератор 5 импульсов, вход 6 запускаустройства, триггер 7, .элементыИ 8-17, элементы ИЛИ 18-25, элементы И 26 и 27, схемы 28 и 29 сравнения, триггеры 30 и 31, элементы 32-34задержки и формирователи 35 и 36 короткого импульса, которые запускаются по фронту, 40Устройство работает следующим образом,Информация, подлежащая запйси повходу Р 1 в блоки 3 и 4 памяти привязывается к сигналу запуска по входу 6 45и при необходимости может быть синхронизирована импульсами частоты записи, поступающими с первого выхода ге -нератора 5 (не показано),.Сигнал запуска ио входу 6 исиольФзуется также для синхронизации счетчиков 1 и 2,Сигнал на единичном выходе триггера 7 соответствует режиму записидля блока 3 и режиму считывания дляблока 4, а сигнал на инверстном выходе триггера 7 соответствует режимусчитывания блока 3 и режиму записидля блока 4,30 этом элемент И 1 О через элемент 111120 пропускает импульс частоты считываиия со второго выхода генератора5. Этот импульс проходит через элемент ИЛИ 24 на вход "Выбор кристалла" блока 3 и проходит считываниеинформации, которая только что былазаписана в блок 3, тк. адрес ячейки записи еще не изменился, а записываемая информация еще хранитсяна Р 1-входе блока 3. Считываемаяинформация с блока 3 поступает насхему 8 сравнения и сравнивается с В момент установки счетчиков 1 и 2 и триггера 7 сигналом запуска по входу Ь срабатывает по фронту сигнала с выхода триггера 7 формирователь 35, импульсный сигнал с выхода которого принудительно устанавливает триггер 30 в единичное состояние,В режиме записи информации для блоков 3 и 4 импульсы частоты записи с генератора 5 поступают через соответственно открытые элементы И 8 и 11, При этом команда записи для каждого блока памяти разбивается на два канала: управление ио входу "Запись-считывание" и по входу "Выбор кристалла", Для блока 3 команда записи в виде импульсной частоты записи проходит через элементы 32 и 34 задержки, причем время срабатывания элемента 34 задержки больше времени срабатывания элемента 32 задержки в результате чего обеспечивается задержка управления по входу "Выбор кристаллан по отношению к входу "запись-считывание" в момент прихода импульса частоты записи с выхода генератора 5. По окончании импульса частоты записи с выхода генератора 5, 1 о окончании импульса частоты записи элемент И 12 закрывается, в результате чего срабатывает элемент 32 задержки, время срабатывания которого равно времени срабатывания элементов И 12 и ИЛИ 24, следовательно исчезновение сигналов управления по входам "Запись в считыван" и нВыбор кристалла" происходит одновременно. Одновременно по спаду импульса на выходе элемента И 8 устанавливается в "0" триггер 30, в результате чего закрывается элемент И 8 и разрешаетсяработа элемента И О, который пропускает импульс частоты считывания свторого вь 1 ходд генератора 5, Этот им.пульс проходит через элемент ШП 1 24на вход "Выбор кристаллаблока 3,в результате чего происходит считывание информации, которая только чтобыла записана в блок 3, так как адрес ячейки записи еще не изменился,а записываемая информация ещ 1 е хранится на 01-входе блока 3. Считываемаяинформация с блока 3 поступает насхему 28 сравнения и сравниваетсяс информацией на 01-входе, В случаесовпадения информации сигналом с выхода схемы 28 сравнения открываетсяэлемент И 16 и импульс частоты считывания поступает через элемент ИЛИ 22на вход счетчика 1. Исчезновение импульса частоты считывания изменяетсостояние счетчика 1, что соответствует изменению адреса в блоке 3. Одновременно сигнал с выхода элементаИ 16 через элемент ИЛИ 18 устандвливает в 111" триггер 30, открывая элемент И 8 для прохождения импульсовчастоты записи по новому адресу вблоке 3,Отсутствие сигналов ца выходе схемы 28 сравнения в момент записи информации указывает нд неисправностьблока 3 и на необходимость переключения блока 3 ца резервную зону, которая подключается к работе сменойпотенциала на выходе резервирования.В режиме считывания блока 3 импульсы частоты считывания с другого. выхода генератора 5 проходят через открытый элемент И 10 сигналом с инверсного выхода триггера 7 через элементИЛИ 20, при этом счетчики 1 срабатывает от импульсов частоты считывания через открытый элемент И 4,Аналогичным образом работает в режиме записи или считывдния блок 4,формула изобретения Устройство буферной памяти, содержащее два блока пдмяти, двд счетчика адреса, первыи триггер, генератор импульсов, три элемента задержки, шесть элементов 1 и цвд 1 леиента ЮП, вход сицхроцизццц церцс 1 го триггера является входом здцускд устройства и соединен с вхоцдмц ебр 1 сд первого и ,второго сче 1 чик 11 н;1 цресд, разряды выходов первого ц цтро 1 о счетчиков адреса соединены с младшими разрядами адресных входов первого ивторого блоков памяти соответственно, прямой выход первого триггера 5соединен с первым входом, первогоэлемента И, второй вход которого соединен с первым выходом генератора импульсоз и первым входом второго элемента И, выход первого элемента И соединен с первым входом третьего элемента И и через первый элемент задержки с входом чтения-записи первого блока памяти, выход второгоэлемента И соединен с первым входомчетвертого элемента И и через второйэлемент задержки с входом чтения-записи второго блока памяти, первыйвыход генератора импульсов соединенчерез третин элемент задержки с вторыми входами третьего и четвертогоэлементов И, выходы которых соединены с первыми входами первого и второ 1.го элементов ИЛИ соответственно, вы ходы которых соединены с входами"Выборка кристалла первого и второго блоков памяти соответственно, второй выход генератора импульсов соединен с первыми входами пятого и шесЗо того элементов И, выходы которых соединены с вторыми входдмц первого ивторого элементов ИЛИ соответственно отличающее с ятем,что,с целью повышения надежности за счетконтроля достоверности записанной информации, в него введены два формирователя коротких импуль сов, двд триггера, несть элементов ИЛИ, шесть элементов И ц две схемы с рдвнения, причем прямой и инверсць 1 й вых 1 цы первоготриггера соецинены через первый и второй формирователи коротких импульсовс входами установки в "1 второго итретьего триггеров соответственно, ин инверсный выход первого триггера соединен с вторым вх 11 дом второго элемента И, прямые выходы второго и, третьего триггеров соединены с третьимивходами первого ц второго элементовИ соответственно, выходы которыхсоединены с первыми дходдыи третьегои четвертого элементов ИЛИ, выходыкоторых соединены с входами установ 11 11к и в 0 в т о р1 г о и третьего т ри г г ер о в с о о т в е т е т в е н но 1 и и вр с ный . и и рямо й выходы и е р в о го триггера с о е д ин ены с первыми в х од д ми пятого и шестогоэлементов ИЛИ с о о т д с т с т в е н ц о , вторыевходы которых с о ед и ц с ц 1 1 с и ц в е р с ными1494010 Составитель В,БородинРедактор А,Ревин Техред Л.Сердюкова Корректор М,Васильева Заказ 4111/45 . Тираж 668 ГодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 выходами третьего и второго триггеров соответственно, выходы пятого и шестого элементов ИЛИ соединены с вторыми входами шестого и пятого эле 5 ментов И соответственно, выход пятого элемента И соединен с первыми входами седьмого и восьмого элементов И, выход шестого элемента И - с первыми входами девятого и десятого эле ментов И, прямой и инверсный выходы первого триггера - с вторыми входами десятого и восьмого элементов Е соответственно, выходы восьмого и десятого элементов И - с первыми 15 входами седьмого и восьмого элементов ИЛИ соответственно, выход седьмого элемента И - с вторыми входами третьего и седьмого элементов ИЛИ, выход девятого элемента И - с 20 вторыми входами четвертого и восьмого элементов ИЛИ, выходы седьмого, и восьмого элементов ИЛИ - со счетными входами первого и второго счетчиков адреса соответственно, выходы 25 первой и второй схем сравнения - свторыми входами седьмого и девятогоэлементов И соответственно, инФормационные входы первого и второго блоков памяти являются первым и вторыминформационными входами устройства исоединены с первыми входами первой ивторой схем сравнения соответственно,выход первого блока памяти соединенс вторым входом первой схемы сравнения и первым входом одиннадцатогоэлемента И, выход второго блока памяти - с вторым входом второй схемысравнения и первым входом двенадцатого элемента И, прямой и инверсныйвыходы первого триггера - с вторымивходами двенадцатого и одиннадцатогоэлементов И соответственно, выходыодиннадцатого и двенадцатого элементов И являются первым и вторым информационными выходами устройства соответственно старшие разряды адресноговхода первого и второго блоков памяти являются входами резервированияустройства.