Устройство для формирования адреса

(51) 5 2 0 ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР САНИЕ ИЗОБРЕТЕНИЯ Д ВТОРСНОМУ СВИДЕТЕЛЬСТ об но- во стра- вы(088.8) кое свид кл. С Об е свидет кл. С Об СТВО ДЛЯ тельство СССР Р 12/00, 1986 льство СССРР 9/36, 1984.ФОРМИРОВАНИЯ АДадреостав" ап- страсится к вычисожет быть исполь тение ехник(57) Изобрлительной 1/24-248890, Бюл. У 5еменов, Н.М. Сидоров,Г,В. Кухарь и В.И. По зовано в системах с расширенным емом памяти. 11 ель изобретения - вышение быстродействия, Устройс содержит микропроцессор 1, блок мяти, дешифраторы 3 и 4, элемен триггеры 6-8, элемент НЕ 9, рег 10 и 11, элемент И-НЕ 12, информ ционный вход-выход 13, адресный ход 14 микропроцессора, вход 15 чальной установки, вход 16 синх зации команд и данных, выход 17 са страницы памяти устройства, ленная цель достигается за счет паратной реализации переключения ниц памяти. 2 ил.30 Изобретение отноеится к устройствам вычислительной техники и можетбыть использовано при создании систем обработки данных с расширеннымобъемом адресного пространства.Цель изобретения - повышение быстродействия.На фиг, 1 изображена функциональная схема устройства; на фиг. 2формат команды микропроцессора.Устройство содержит микропроцессор 1, блок 2 памяти, дешифраторы 3и 4, элемент И 5, триггеры 6-8, элемент НЕ 9, регистры 10 и 11 элемент 15И-НЕ 12, информационный вход-выход13 устройства, адресный выход 14 микропроцессора, вход 15 начальной установки устройства, вход 16 синхрони.зации команд и данных устройства, 2 Овыход 17 адреса страницы памяти устройства.На фиг. 2 приняты обозначения:А - структура первого слова; В -структура второго .слова; Х - значение разряда, которое определяетсякодом команды перехода; 2 - разряд,значение которого не используетсяпри декодировании микропроцессоромкода операции команд переходов.Работу устройства рассматриваютна примере использования микропроцессора типа ТМЯ 32010. Цепи синхронизации и выбора режима работы микро-процессора не показаны.Устройство работает следующим образом,Устройство работает в,цвух режимах: переключения страниц памяти иблокировки ложного срабатывания (по 40переключению страниц),Режим переключения страниц. В устройстве переключение страниц происходит одновременно с выполнением микропроцессором одной из команд перехода: 45В, ВАБ 2, ВСЕ 2, ВС 2, В 102, В 1.Е 2, ВЕ 2,ВИ 2, ВЧ, В 2,Все команды перехода микропроцессора являются двухсловными первое слово (А), представляет собой ко,ц операции (КОП) команды перехода, а второе(В) - операнд, являющикся адресом перехода,Для организации многостраничнойпамяти используется общая для всехкоманд переходов структура первогоаслова А, два старших разряда слова А,равных единице, выступают идентификатором всех команд перехода, кроме того, значение младшего байта слова А (разряды 0-7) является безразличным для используемого микропроцессора при выполнении команд перехода. Это позволяет использовать содержимое младшего байта слова А в качестве адреса страницы блока памяти (например, при использовании байта можно организовать память на 256 страниц объемом до 4 К слов каждая).Работа устройства начинается с поступления сигнала сброса (например, от кнопки) по входу 15 на входы установки триггеров 6-8, регистров 10 и 11 и микропроцессора 1, При этом на выход регистра 10 устанавливается нулевой адрес, выбирающий нулевую страницу блока 2 памяти.При считывании микропроцессором 1 из памяти посредством сигнала МЕИ команды перехода, код этой команды устанавливается на входе-выходе 13 (фиг. 1). Одновременно с этим происходит дешифрация двух старших разрядов (14 и 15) входа-выхода 13 дешифратором 4, импульс высокого уровня с выхода дешифратора 4 поступает на элемент И-НЕ 12, где стробируется инверсным сигналом с выхода элемента НЕ, В результате этого на выходе элемента И-НЕ 12 формируется импульс записи для регистра 11. По заднему фронту этого импульса в регистр 11 производится запись адреса следующей страницы.Регистр 10 задерживает на один такт сигнала МЕХ момент переключения страниц блока 2 памяти; так как команды перехода двухсловные, необходимо исключить переключение страницы до момента считывания второго слова команды перехода.После установки на входе-выходе 13кода команды перехода и последующегосчитывания микропроцессом адреса перехода происходит переключение страниц блока памяти в соответствии спредварительно закодированным адресомстраницы памяти в младшем байте КОПкоманды перехода.Режим блокировки ножного срабатывания. Ложное переключение страниц блока 2 памяти может произойти при появлении на входе-выходе 13 информации, имеющей в двух старших разрядах логические "1" (за исключением выполнения микропроцессором команд перехода).20 5 15416Такая информацияможет появитьсяна входе-выходе 13 при выполнениимикропроцессором следующих команд:считывания (ТВ 1.К), записи (ТВОЯ),ввода/вывода (1 И и ОПТ),5Рассмотрим режим блокировки длякаждой из перечисленных команд,Команда ТВ 1,К. При считывании изпамяти посредством сигнала ИЕМ 16микропроцессором команды ТВ 1.К кодэтой команды устанавливается на входевыходе 13 (фиг. 1). Одновременнос этим дешифратор 3 дешифрирует КОПкоманды ТВ 1 Я и формирует на выходе 15импульс положительной полярности,Ввиду того, что перед началомработы сигналом с входа 15 все устройства устанавливаются в исходноесостояние, с выхода триггера 8 навход элемента И 5 приходит сигнал,разрешающий прохождение через элемент И 5 сформированного на выходеэлемента 3 импульса на вход триггера 6. Запись этого импульса производится по сигналу МЕИ 16. Ввиду того,что выполнение команды 1 В 1,К занимаеттри машинных цикла работы процессораи информация устанавливается на входе-выходе 13 только в третьем цикле, ЗОто необходимо задержать сигнал, сформированный при дешифрации КОП команды ТВ 1.К на два машинных цикла. Этореализуется триггерами 6 и 7. Триггер 8 формирует импульс отрицательной полярности, стробируемый инверсным сигналом 1 Е 11 с выхода элементаНГ, который, поступая на элементИ-НЕ 12, запрещает ложное переключение страниц от импульса, возникающе Ого на выходе лешифратора.Кроме того, сформированный импульсна инверсном выходе триггера 8(фиг, 3, поз СВ) запрещает такжедальнейшее прохождение ложного импульса с выхода дешифратора 3, возникающего в случае совпадения считыва-емой микропроцессором информации покоманде ТВ 1,К С КОП команды ТВ 1 Л.Команды ТВ 1 Я, 1 К, ОЫ Выполняемыекоманды (ТВ 1.11, 1 М, ОЬТ) имеют общийпризнак: отсутствие сигнала МЕХ 16при наличии информации (1)АТ) на входевыходе 13, Сигнал МЕХ низким уровнемс выхода элемента НЕ 9 (фиг, 5, поз.С 2) запрещает прохождение ложногоимпульса с выхода дешифратора черезэлемент И-НЕ 12. При совпадении информации, возникающей на входе-выходе 19 613 под воздействием этих команд с кодом команды ТВЬК и последующей дешифрацией ее элементов 3, запись логического импульса в триггер 6 не происходит ввиду отсутствия в этот момент времени сигнала на линии 16, а, следовательно, и сигнала на сннхровходе триггера 6,Формула изобретенияУстройство для формирования адреса, содержащее два дешифратора, два регистра, триггер, элемент И, причем вход первого дешифратора является входом старшего байта информационного входа-выхода устройства, выход первого регистра подключен к информационному входу второго регистра, вход установки в "О" которого подключен к входу начальной установки устройства, выход элемента И подключен к информационному входу первого триггера, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены два триггера, элемент НЕ и элемент И-НЕ, причем первый и второй старшие разряды информационного входа- выхода устройства подключены соответственно к первому и второму входам второго дешифратора, выход которого подключен к первому входу элемента И-НЕ, выход которого подключен к синхровходу первого регистра, информационный вход которого подключен к входу младшего байта информационного входа- выхода устройства, выход второго регистра подключен к выходу адреса страницы памяти устройства, вход начальной установки устройства подключен к входам установки в "О" первого, второго и третьего триггеров и входу установки в "О" первого регистра, вход синхронизации команд и данных устройства подключен к синхровходам первого и второго триггеров, синхровходу второго регистра и через элемент НЕ - к синхровходу третьего триггера и второму входу элемента И-НЕ, третий вход которого подключен к выходу третьего триггера и соединен с первым входом элемента И, второй вход которого подключен к выходу первого дешифратора, выход первого триггера подключен к информационному входу второго триггера, выход которого подключен к информационному входу третьего триггера.