Устройство доступа к общей памяти

СОЮЗ СОВЕТСКИСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 19) О 06 Г 12/00 ОСУДАРСТБЕННЫО ИЗОБРЕТЕНИЯРИ ГКНТ СССР КОМИТЕТОТКРИтияч ИЕ ИЗ РЕТЕНИЯ(71) Мос стит ектронн роенияршков, Г,В,Зеи В,В.Панов5 (088.8)1., На 1 уепяоппшдГргосеяяСошрцс. Пес шинос енкоВ,Г еров 81.3 це У яс о цгег О - 1 К,Р, Мадп1982 ог шд 21, я06 Авторс 1 1604 24 етельс гво СССР06 Г2/00,984 рото го ма(57) Изобретение относится к циФровойвычислительной технике и предназначенодля использования в мультипроцесорных и многомикромашинных,системах обработки данных и управления технологическими процессами и оборудованиемПель изобретения - повышение эФФективности использования общей памятиза счет реализации приоритетного кней обращения. Устройство содержиттактовый генератор 1, группу блоковдоступа, содержащих группу элементовИЛИ 2, группу дешифраторов 3, три15434 первых группы входных шинных формирователей 4, 5 и 6, группу выходныхшинных формирователей 7 первую ивторую группы элементов И 8 и 9,группу блоков блокировки тактовых импульсов, содержащих третью и четвер 10 4тую группы элементов И 1 О и 11 игруппу триггеров 12, блок арбитра,содержащий мультиплексор 13,приоритетный шифратор 14 и дешифратор запросов 15, блок общей памяти 16.1 ил.При появлении сигнала .запроса доступа к общей памяти на 1-м информационном входе приоритетного шифратора 14 на его выходе формируется код, соответствующий номеру .-го информационного входа и поступающий на вход адреса мультиплексора 13, и инФормационный вход.дешвЪратора 15, Одновременно на инверсном выходе переноса приоритетного шифратора 14 Формируется сигнал, поступающий на входы управления дешифратора 15 и мультиплексора 13. В результате этого сигнал запроса доступа к общей памяти с 1-го информационного входа мультиплексора 13 проходит на его выход и поступает на вход синхронизации приоритетного швЬратора 14. Это вызывает фиксацию состояния приоритетного шифратора 14, которое остается неизменным независимо от изменения сигналов иа его информационных входах в течение всего времени действия сигнала на входе синхронизации. Код, формируемый на выходе приоритетного шифратора, одновременно с сигналом на входе управления дешифратора 15 вызывает появление сигнала разрешения доступа к общей памяти на его -м выходе. Изобретение относится к цифровой вычислительной технике и предназначе- но для использования в мультипроцесор-, ных и многомикромашинных системах об работки данных и управления технологическими процессами и оборудованием.Бель изобретения - повышение эффективности использования общей памяти за счет реализации приоритетного 20 к ней обращения.На чертеже представлена блок-схема связи устройства с общей памятью.Устройство содержит тактовый генератор 1, группу блоков доступа,сос тоящий из группы элементов ИЛИ 2, группы дешнфраторов 3, трех. групп входных шинных формирователей 4-6, группы выходных шинных формирователей 7 и двух групп элементов И 8 и 9, 30 группу блоков блокировки тактовых импульсов, образованных третьей;а четвертой группами элементов И 10 и 11 и группой 9-триггеров 12, блок арбитра, выполненный на мультиплексоре 13, 35 приоритетном шифраторе 14 и дешиФраторе 15 запросов. На чертеже, кроме того, показан блок 16 общей памяти, а также группа выходов 17 тактовых импульсов группа входов 18 чтения 40 устройства, группа адресных входов 1 9 устройства, группа входов 20 записи устройства, группа 21 информационных выходов устройства и группа 22 информационных входов устройства. 45Устройство работает следующим образом.1Генератор 1 формирует последовательность импульсов, поступаюших на группу выходов 17 тактовых импульсов50 устройства и служащих для тактирова" ния подключенных к устройству микропроцессоров или микроЭБЯ.В процессе функционирования ь.-й микропроцессор или микроЭВИ обраща 55 ется к блоку 16 общей памяти для чтения или записи данных, При этом на -м адресном входе 19 устройства устанавливается адрес выбираемой ячейки общей памяти, поступающей на информационный вход дешифратора 3 1"гоблока доступа, Поступление сигнала от1-го микропроцессора или микроЭВИ наодин из 1-х входов чтения 18.или записи 20 устройства вызывает появлениесигнала на выходе элемента ИЛИ 2 ивходе управления дешвЬратора 3 -гоблока доступа. В результате на выходе дешиФратора 3 1-го блока доступаформируется сигнал запроса доступа кобщей памяти, поступающий на информационный вход Э-триггера 12 х-го блока блокировки тактовых импульсов и на1-е информационные входы мультиплексора 13 и приоритетного шиФратора 14блока арбитра.5 15434Если к блоку общей памяти 16 одновременно обращаются несколько микропроцессоров или микроЭВМ, то сигналы запроса доступа к общей памяти уста 5 навливаются одновременно на нескольких информационных входах мультиплексора 13 и приоритетного шифратора 14, В этом случае описанные выше действия повторяются с учетом ,того, что 10 на выходе приоритетного шифратора 14 формируется код, соответствующий номеру информационного входа с наивыспвм приоритетом, на котором поддерживается сигнал запроса доступа к общей 15 памяти. При этом сигнал разрешения доступа к общей памяти формируется только на одном из выходов дешифратора 15, соответствующем коду на выходе приоритетного шифратора 14, 20Наличие сигнала запроса доступа к общей памяти на информационном входе 0-триггера 12 1-го блока блокировки тактовых импульсов вызывает его установку по спаду сигнала на выходе так тового генератора 1. В результате сигнал с инверсного выхода П-триггера 12 1-го блока блокировки тактовых импульсов блокирует дальнейшее прохождение сигналов на 1-й выход тактовых 30 импульсов 17 устройства при условии, что доступ к общей памяти разрешен 1-му блоку доступа. При этом работа 1-го микропроцессора или микроЭВМ блокируется с сохранением состояния всех его выходных сигналов.Формирование сигнала разрешения доступа к общей памяти на 1-м выходе дешифратора 15, поступающего на вход управления входного шинного.йормиро вателя 4 -го блока доступа, вызывает прохождение сигналов с -го адрес, ного входа 19 устройства на адресный вход блока 16 общей памяти. Одновременно в зависимости от наличия или 45 отсутствия сигнала на 1-м входе записи устройства формируется соответствующий сигнал на выходе входного шинного формирователя 5 -го блока доступа, поступающий на вход записи чтения блока 16 общей памяти. Сигнал разрешения доступа к общей памяти с 1-го выхода дешифратора 15 поступает также на вторые входы 8 и 9 элементов И х-го блока доступа и в зависимости от наличия сигнала на з-х входах чтения 18 или записи 20 устройства обеспечивает соответственно прохождение сигналов с информационного 10 6входа-выхода блока 16 общей памяти через выходной шинный формирователь 7 1-го блока доступа на 1-й информационный выход 21 устройства ипи в обратном направлении с -го информационного входа 22 устройства через входной шинный формирователь 6 д-го блока доступа на информационный вход- выход блока общей памяти 16.При снятии сигнала разрешения доступа к общей памяти на 1-м выходе дешифратора 15 и отсутствии сигнала, поступающего с выхода тактового генератора 1 на инверсный вход элемента И 1-го блока блокировки тактовых импульсов, на выходе последнего формируется сигнал, возвращающий по входу сброса 0-триггер 1-го блока блокировки тактовых импульсов в исходное состояние. В результате этого возобновляется прохождение сигналов с выхода тактового генератора 1 через элемент И 11 1-го блока блокировки тактовых импульсов на 1-й выход тактовых импульсов 1 устройства, благодаря чему обеспечивается обмен 1-го микропроцессора или микроЭВМ с общей памятью.В случае обращения к общей памяти единственного микропроцессора или микроЭВМ блокирования тактовых импульсов вообще не происходит и непроизводительные простои микропроцессора или микроЭВМ отсутствуют.Формула изобретенияУстройство доступа к общей памяти, содержащее тактовый генератор, группу дешийраторов, две группы элементов И, группу выходных шинных формирователей и три группы входных шинных формирователей, причем информационные выходы группы устройства соединены с выходами выходных шинных формирователей группы, входы управления которых соединены с выходами элементов И первой группы, адресные вхо- ды группы устройства соединены с информационными входами дешифраторов группы и входами шинных формирователей первой группы, входы чтения группы устройства соединены с первыми входами элементов И первой группы, группа входов записи устройства соединена с первыми входами элементов И второй группы и входами входных шинЗаказ 401 Тираж 559 ПодписноеВНИКНИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,01 ных формирователей второй группы, информационные входы группы записываемых данных устройства соединены с входами входных шинных формирователей третьей группы, выходы которой соединены с входами выходных шинных формирователей группы и являются группой информационных входов-выходов устройства, адресные выходы группы устройства соединены с выходами входных шинных шормирователей первой группы, выходы записи-чтения группы устройства соединены с выходами входных шинных формировате.пей второйсгруппы, отличающееся тем, что, с целью повышения эффективнос.ти использования общей памяти за счет реализации приоритетного обращения к общей памяти, в него введены группа элементов ИЛИ, группа блоков блокировки тактовых импульсов, содержащие третью н четвертую группы элементов И и группу триггеров, блок арбитра, содержащий мультиплексор,приоритетный шиФратор и дешв 3 ратор запросов, причем выход тактового генератора соединен с инверсным входом элемента И третьей группы, с первым входом элемента И четвертой группы и входом стробирования триггера группы каждого блока блокировки тактового импульса, выходи элементов И четвертой группы соединены с выходами тактовьж импульсов группы устройства,первые входы элементов ИЛИ группысоединены с входами записи группыустройства, а вторые входы - с входами чтения группы устройства, выходэлементов ИЛИ группы соединен с входом управления дешиЬратора группы,выход которого соединен с входом данных триггера группы, инверсный выходкоторого соединен с вторым входомэлемента И четвертой группы, а входустановки в Оп - с выходом элементаИ третьей группы, прямой вход которого соединен с соответствующим разрядом дешвЬратора запроса, вторыми входами элементов И первой и второйгрупп, входами управления входныхшинных формирователей первой и второйгрупп, выходы дешифраторов группысоединены с соответствующими разрядами информационных входов мультиплексора и приоритетного шифратора, входсинхронизации которого соединен с выходом мультиплексора, вход адреса которого соединен с выходом приоритетного шифратора и информационным входом дешнфратора запросов, вход управ ления которого соединен с инверснымвыходом переполнения приоритетногошифратора и управляющим входом мультиплексора.