Буферное запоминающее устройство с произвольной выборкой двумерного фрагмента

СОЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСН СПУБЛИ 6 Г 12 50 ПИСАНИЕ ИЗОБРЕТЕНИ(53 (56 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ Н АВТОРСКОМУ СВИДЕТ(7 1) Институт автоматики и электрометрии СО АН СССР) Престон К, и др. Основы клеточной логики с приложениями к обработке изображений в медицине. " ТИИЭР, 1979, т.б 7,5.Гиммельфарб Г,П. Автоматизированная межотраслевая обработка снимков земной поверхности, получаемых в ИСЗ серии ЕАИЭЯАТ. - Зарубежная радиоэлектроника, 1983, 8.ЭВМ "Электроника 79" 15 ВМ-011, Эксплуатационная документация. Книга 9.(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВОС ПРОИЗВОЛЬНОЙ ВЫБОРКОЙ ДВУМЕРНОГОФРАГМЕНТА(57).Изобретение относится к запоминающим устройствам и может быть использовано в системах с произвольнымдоступом к двумерным данным, напримерв,процессорах коррекции геометричес-.ких искажений изображения, Цель изобретения - увеличение производительности буферного запоминающего устройства при обработке двумерных данных.Буферное запоминающее устройство содержит блок 1 памяти адреса, блок 2 -;управления флагами сравнения, блок 3преобразования адреса, коммутатор 4адреса, блок 5 памяти данных, регистр6 входных данных, блок 7 управления.Устройство позволяет существенно сокрегистра длины строки соединен с входом первого слагаемого сумматора приращений адреса, выход которого соединен с вторым информационным входом5 коммутатора, выход которого соединен с информационным входом регистра ад" реса, выход которого соединен спервым выходом блока и входом второго слагаемого сумматора приращений адреса, входы слагаемого первого и второго сумматоров адреса соединены с первым и вторым составляющими первого информационного входа блока.5УстрОЙство по п 1 О т л и 15 ч а ю щ е е с я тем, что блок памяти данных содержит тридцать два сумматора адреса, образующих шестнадцать групп по два, шестнадцать модулей памяти и узел циклического сдвига, вхо ды чтения и записи блока соединены ,с входами чтения и записи всех модулей памяти соответственно, информационные входы всех модулей памяти соединены с информационным входом 25 блока, выход р-го модуля памяти соединен с р-м информационным входом узла циклического сдвига, где р=1, ,16 выходы которого соединены с выходами блока, выход р-й группы сум- ЗО маторов соединен с адресным Входом р-го модуля памяти, младшие разряды по первой и второй координатам адресного входа блока соединены с входами управления сдвигом узла циклического сдвига, входы первого слагаемого первого и второго сумматоров адреса . всех групп соединены со старшими разрядами по первой и второй координатам адресного входа блока соответственно, входы второго слагаемого первых сумматоров адреса а-Й группы и вторых сумматоров адреса б-й группы подключены к входу логического уровня сигнала -1 блока, где а - 451,5,9,13 и б=14, входы второго слагаемого первых сумматоров адресов в-й группы и вторых сумматоров адреса г-й группы подключены к входу логического уровня -.чгнала "0" блока, где в=2,6, 10, 14 и г=58, входы второго слагаемого первых сумматоров адреса д-й группы и вторых сумматоров адреса е-й группы подключены к входу логического уровня сигнала "+ 1" блока, где д=3, 7, 1 1, 15 и е=9 12, входы второго слагаемого первых сумматоров адреса ж-й группы и вторых сумматоров адреса з-й группы подклю" чены к входу логического уровня сиг. нала "+2" блока, где ж=4,8,12,6 и э=13,. ,16.6, Устройство по пп, и 3, о т л и ч а ю ш е е с я тем, что узел маскирования и циклического сдвига флагов сравнения содержит две входные схемы сдвига первого каскада, входную схему сдвига второго каскада, выходную схему первого каскада, две выходные схемы сдвига второго каскада, два элемента НЕ, два элемента ИЛИ и четыре элемента И, причем первый и второй информационные входы первой входной схемы сдвига первого каскада соединены с первым и вторым разрядами информационного входа узла соответственно, первь 1 й и второй информационные входы второй входной схемы сдвига первого каскада соединены с третьим и четвертым разрядами информационного входа узла соответственно, выходы первой и второй входных схем сдвига первого каскада соединены с информационными входами входной схемы сдвигавторого каскада, первый выход которогс соединен с первым разрядом второго выхода угла и первым информационным входом выходной схемы сдвига первого каскада, выходы с второго по четвертый входной схемы сдвига второго каскада соединены с первыми входами с первого по третий элементов И соответственно, выходы которых соединены с разрядами с второго по четвертый второго выхода узла и с второго по четвертый информационными входами выходной схемы сдвига первого каскада соответственно, первый и второй выходы которого соединены с первым и вторым информационными входами первой выходной схемы сдвига второго каскада соответственно, третий и четвертый выходы выходной схемы сдвига первого каскада соединены с первым и вторым информационными входами второй выходной схемы сдвига второго каскада соответственно, выходы первой и второй выходных схем сдвига второго каскада соединены с первым выходом узла, выходы первого и второго элементов ИЛИ соединены с вторым входом первого элемента И, первым входом четвертого элемента И и вторыми входами второго и четвертого элементов И соответственно, выход четвертого элемента И соединен с вторым входом третьего элемента И, первые входы19 14первого и второго элементов ИЛИ соединены с вторыми разрядами первой и второй координат адреса управляюп 1 его входа узла соответственно, вторые входы первого и второго элементов ИЛИ соединены через первый и второй элементы НЕ с первыми разрядами первой и второй координат адреса управляющего входа узла соответственно, третий разряд первой координаты адреса уп 4784 20равляюшегс входа узла соединен с вхо.дами управления сдвигом первого ивторого входных схем сдвига первого 5, каскада и первого и второго выходныхсхем сдвига второго каскада, третийразряд второй координаты адреса управляющего входа узла соединен с входами управления сдвигом входной схемысдвига второго каскада и выходнойсхемы сдвига первого каскада.Т а блица 1.Кравчук Корректор М.Шароши актор О.С ех вых а 70 аказ 6507/49 одписно ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий3035, Москва, Ж, Раушская наб., д. 4/5 ктная, 4 зводственно-полиграфическое И 1 У ТВ 11 Ю Щ О 11 ВУ едприятие, г. Ужгород, ул Ф1444784 ратить количество повторно извлекаемых иэ памяти двумерных данных, обеспечивает параллельность выборки элементов двумерного фрагмента, одновременный контроль данных в четырехсоседних сегментах иэображения. Впредлагаемом устройстве данные в блоках 1 и 5 распределены по модулямпамяти в соответствии со специальной Изобретение относится к запоминающим устройствам и может быть использовано в системах с. произвольным до" ступом к двумерным данным, например, в процессорах коррекции геометричес ких искажений изображения.Цель изобретения - увеличение производительности буферного запоминающего устройства при обработке двумерных данных.На фиг. изображена функциональная схема буферного запоминающего устройства спроизвольной выборкой двумерного Фрагмента; на фиг.2 - функциональная схема блока памяти адреса; на фиг,3 - блок управления флагами сравнения; на фиг.4 " блок маскирования и циклического сдвига флагов сравнения; на фиг.5 - блок преобразования адреса; на фиг.6 - блок памяти данных; на фиг.7 - блок циклического сдвигателя выходных данных; на фиг.8 - конфигурация окрестностей двумерного фрагмента данных; на фиг.9 - нумерация элементов двумерного фрагмента.Буферное запоминающее устройство содержит блок 1 памяти адреса, блок 2 управления флагами сравнения, блок 3 преобразования адреса, коммутатор 4 30 адреса, блок 5 памяти данных, регистр 6 входных данных, блок 7 управления, вход 8 полного адреса фрагмента, вход 9 готовности адреса фрагмента, ВыхОД 10 ГотОВности ВыхОДных Данныху 35 информационный Выход 11 устройства, адресный выход 12 устройства, выход . 13 готовности адреса сегмента выход 14 готовности входных данных, информационный вход .15, вход 16 стробиро вания регистра 6, вход 17 записи в Функцией. За счет этого элементы дву"мерного фрагмента всегда расположеныв разных модулях памяти. Схема управления флагами сравнения обеспечиваетвыборку из системной памяти тольконедостающих данных, что. обеспечивается применением специальных функциймаскирования флагов сравнения, 5 з.п.ф-лы, 9 ил., 4 табл. гблок 1, вход 18 записи в блок 2 управления флагами сравнения, вход 19стробирования дешифратора блока 2управления флагами сравнения, выход20 статуса блока 2 управления флагами сравнения, вход 21 записи в модулипамяти блока 5 памяти данных, информационный вход 22 блока 5, вход23 управления коммутатором блока 3преобразования адреса, вход 24 стробирования адресного регистра блока 3преобразования адреса, второй выход25 блока 1, вход 26 разрешения записи блока 1, выход 27 адреса сегмента,адресный вход 28 блока 5, второй итретий выходы 29; 30 блока 2, второйинформационный вход 31 коммутатора4, вход 32 управления коммутатором 4,вход 33 чтения блока 5 памяти данных.Блок 1 памяти адреса содержит четыре группы сумматоров 34 адреса,четыре модуля 35 памяти, четыре схемы 36 сравнения адреса и данных вмодулях 35 памяти,Блок 2 управления Флагами сравнения содержит узел 37 маскированияи циклического сдвига Флагов сравнения, четырехраэрядный регистр 38флагов, приоритетный шифратор 39,дешифратор 40, выходы 41 маскированных флагов сравнения.Узел 37 маскирования и циклического сдвига флагов сравнения содержит первый и второй входные схемы 42и 43 сдвига первого каскада, входнуюсхему 44 сдвига второго каскада, выходную схему 45 сдвига первого каскада, первый и второй выходные схемы46 и 47 сдвига второго каскада,элементы И 4851 элементы НЕ 52и 53, элементы ИЛИ 54 и 55.разрешения записи (на входе 26) в модули памяти блока 1, установки кода флагов на входах регистра 38, установки данных на выходах данных блока 5, блок 7 управления генерирует сигнал записи по входу 17 в модули памяти блока 1 и сигнал записи по входу 18 в регистр 38 флагов. В состав приоритетного шифратора 39 (фиг.З) кроме собственно шифратора входитсхема ИЛИ, входы которой подключены к выходам регистра флагов. Блок 7 управления анализирует состояние входа 20, являющегося выходом указанного элемента ИЛИ, и, если запросов на загрузку сегментов нет, ус" танавливает сигнал на выходе 10 готовности данных на выходе 11. Если необходима загрузка сегментов, блок 7 управления снимает сигнал чтения данных из блока 5 по входу 33,переключает коммутатор 4 адреса сигналом на входе 32 в положение, обеспечиваю" щее прохождение на адресные сумматоры блока 5 разрядов с линии 31, переключает коммутатор 59 адреса сигналом с входа 23 так, чтобы выходы сумматоров 56 и 57 быпи подключены к входам регистра 60, стробирует адрес первого загружаемого сегмента в выходной регистр 60 адреса сигналом с входа 24 и генерирует запрос к памяти исходного изображения на линии 13, Адрес загружаемого сегмента, содержащийся в регистре 60, формируется из. адреса базового сегмента Ь генерируемого адресными сумматорами первого модуля памятй блока 1, Полный адрес базового сегмента на линии 27, разделенный на адреса по первой координате и адреса по второй координате, подключен к первым входам соответственно сумма" торов 56 и 57. Полный адрес сегмента с выхода сумматоров через коммутатор 59 поступает на вход регистра 60. Выходы регистра 38 флагов подключены к входам приоритетного шифратора в следующем порядке убывания приоритетаф флаг сегмента Ь;,, флаг сег 1мента Ь;флаг сегмента Ь;флаг сегмента Ь; . Соответственно1коды, генерируемые приоритетным шифратором для каждого флага, являющегося старшим в какой-то момент времени, следующие: 11, 10,01,00. Старший разряд выходного кода приоритетного шифратора поступает на вход вычитания единицы сумматора 56, а младший - на 1444784 6вход вычитания единицы сумматора 57.Применение такой схемы позволяет параллельно, беэ перебора анализировать5состояние регистра 38 флагов и формировать на сумматорах 56 и 57 адресатолько тех сегментов, загрузка которых необходима.После установки адреса сегмента.10 в регистре 60 и запроса к памятиисходного изображения на линии 13блок 7 управления анализирует состоя"ние линии 14 готовности данных. Когдана входе 15 устанавливаются истинные15. данные, что сопровождается изменением состояния линии 14, блок 7 управления генерирует строб записи данныхна линии 21 в модули памяти блока 1.Данные с выхода 15 через регистр 620 поступают на вход 22 блока 5. На адресные сумматоры блока 5 по входу 28поступают младшие разряды полногоадреса сегмента, причем разряды адреса, соответствующие разрядам ш о ш т25 по, иполного адреса устанавливаютсяв состояние "О". Данные в блок 5 записываются сегментами, т,е. порядокрасположения элементов Фрагмента ненарушается. Это дает возможностьЗ 0 отказаться от корректировки положе-.ния данных на входе блока 5 памятиданных,Одновременно со стробом записив блок 5 блок 7 управления стробирует выходы дешифратора 40 (фиг,З) сигналом на линии 19. По заднему фронтуэтого импульса осуществляется сбросфлага в регистре 38, соответствующего загруженному сегменту. После этогоустройство управления анализируетсостояние линии 20, Если в регистре38 флагов имеются установленные в/единицу разряды, то процесс считывания сегментов продолжается до обнуления регистра 38 флагов, что будетзафиксировано изменением состояниялинии 20. Когда все необходимые сегменты загружены, устройство управления переключает коммутатор 4 в поло 50жение, обеспечивающее прохождениена адресный вход 28 сигналов с входа8, запускает цикл чтения блока 5 сигналом на линии 38 и через промежутоквремени, необходимый для считыванияданных, устанавливает сигнал готовности данных на линии 10.В реальной системе данные в памяти исходного изображения располагаются линейно строка за строкой, чтообъясняется физическим устройством средств ввода/вывода изображений.Для работы с линейной организацией данных в состав блока 3 преобразования адре 5 са введены сумматор 58 приращений адреса и регистр 61 длины строки, пред" полагается также использование 32- разрядной шины данных. В этом случае адрес сегмента, генерируемый на ли О нии 21, является адресом первых четырех элементов сегмента, лежащих в одной строке. Адреса элементов сегмента, расположенных в других стро" ках, можно получить последовательным суммированием длины строки и составляющей адреса сегмента по второй координате, При этом составляющая адреса по первой координате зафиксирована. Полученные данные последовательно записываются в регистры 6 входных данных и затем параллельно перегружаются в модули памяти блока 5. предлагаемое устройство буферной 25 памяти с произвольной выборкой двумерного фрагмента ориентировано на последовательную обработку потока фрагментов размером 4 Х 4 элемента.Данные извлекаются из памяти исходно- ЗО го изображения,в устройство буферной памяти и записываются в память выход" ного изображения, генерируемого обрабатывающим процессором. При использовании буферной памяти в процессорах исправления геометрических искажений входным генератором адреса является процессор полиномиального преобразования координат, а выходным процессором - устройство взвешенного суммиро" 40 вания элементов извлекаемого фрагмента, т.е. устройство интерполяции по методу кубической свертки (2), Данные, получаемые процессором свертки, линейно, строка за строкой записыва ются в выходную память. Для записи одного элемента, данных изображения необходимо считать шестнадцать элементов данных из памяти исходного изображения, При достаточно высоком быстродействии входного и выходного процессоров скорость извлечения данных ограничивает производительность системы в целом. Предлагаемое устрой" ство буферной памяти позволяет пони 55 зить частоту обращений к памяти ис" ходного изображения, а также повысить скорость обработки за счет эффектив-, ной буферизации данных.Память исходнбго изображения емкостью МИ элементов, а также памя 21, блока запоминающих устройств данных емкостью ЬР элементов (М,И,Ь и Р степени числа 2) разбиваются на сегменты 44 элемента. В памяти исходноМ И 4 4 го изображения содержится Ь Рбуферной памяти - х " сегментов, Сег 4 4мент является единицей данных при загрузке данных в буферное запоминающее устройство, Блок 1 памяти адреса а 1 и 1, 1,.1 а 1 и. 1 а 1 и.1, иФ 1 а 1 т.1,иф 1 аи, аи,и 41 аи 152 а 1 и, и А(ш,п) = а 1 и, п- а ин 1,и а вн 1, и+1 а 1 п 1,и 2 а., , а,аа где щ,п - индексы, определяющие адресфрагмента, причем О 4 ш(Ь и О АпР,а и - центральный элемена фрагмента,При линейной организации памяти,когда данные в памяти располагаю 21 сястрока эа строкой, адреса элементов,Р(БА) содержит - х - ячеек памяти (по одной на каждый сегмент), в которых хранятся старшие разряды адресов сегментов. При генерации адреса фрагмента с произвольным адресом его элементы могут лежать в разных сегментах. В блоке 1 осуществляется параллельньй контроль за данными, содержащимися в блоке памяти данных (БД) в четырех соседних сегментах. При отсутствии данных требуемый сегмент загружается из памяти исходного изображения, после чего возможна выборка по произ" вольному адресу. В зависимости от адреса возможна загрузка от одного до четырех сегментов. Их количество определяется функциями маскирования флагов сравнения старших разрядов полного адреса памяти и данных в БА. Для органиэации .параллельного контроля данных, а также параллельной вы-борки фрагмента по произвольному ад" ресу БА и БД введены узлы вычисления адресов, узлы циклического сдвига данных, что обеспечивает параллельность выборки,В БД с помощью шестнадцати пар сумматоров и блока циклического сдви" га данных на выходе шестнадцати моду" лей памяти реализована произвольная выборка фрагмента 4 х 4 элемента вида20 Р ш иА(ш и) = -- + - (4)ф 44 4 фФгде -- символ, обозначающий операцию взятия целой частиделения. 30Таким образом, положение элемента массива в памяти определяется номером модуля памяти и адресом внутри модуля, вычисляемым по формулам (3) и (4), Для распределения элементов35 массива, определяемого формулой (3), элементы фрагмента (1) при любых ш и и таких, что О ( в (Ь и О 6 ли (Р, будут находиться в разных модулях памяти, 40 где АА- номера модулей памяти, Оффф. Пример распределения двумерного массива по модулям представлен в табл.1. Здесь показано расположение фрагмента в памяти для в=4, и б иР =255.Использование функции (3) приводит к нарушению естественного расположения элементов фрагмента, извлекаемого из памяти. Обозначим элементы фрагмен- та цифрами от 0 до 15 в соответствии с фиг;9. Тогда функцию перестановки данных можно описать, как в табл.2.Блок, реализующий описанную в табл.2 Функцию перестановки, показан на фиг.7. Первый каскад осуществляет циклический сдвиг внутри четырех групп данных и управляется разрядами и и:.и 1 полного адреса памяти (функцйя Ф 1 в табл.2), второй каскад осуществляет циклический сдвиг самих групп данных и управляется разрядами в и пт полного адреса памяти (функция Ф 2 в табл.2).Пусть Й х М - размерность массива данных, хранящегося в памяти исходного изображения, Ь х Р - размерность массива данных, хранящегося в БД бу-, ферного запоминающего устройства. Разрядность шины полного адреса памяти двумерного фрагмента (1) можно представить выражением А (ш,и)Р 4 и,4А (ш,и) -- + и 9образующих квадратную матрицу (1), можно представить следующим образомА(ш+1,и+3) Р(ш+1)+(и+3), (2) где 1 и 1 - целые числа, изменяющиеф, 5ся в пределахф -11 (2,-1 ( 2;Р - длина строки;ш и и - координаты центральногоэлемента. 10В предлагаемом буферном запоминающем устройстве элементы двумерного массива распределены по шестнадцати модулям памяти в соответствии с функцией распределения 15 ш ио(ш,и) = 4 = + - (3) где " = " - символ, обозначающий операцию взятия остатка отделения;.(шуи) - номер модуля памяти(О сС ( 15).Адреса элементов массива в модулях памяти определяются формулой Адресные функции для параллельного доступа к фрагменту, естественно, вытекают из (2) и (4).и имеют вид Р в+1 и,А (ви) = -- -+ф 4 4 4 Р в+1 и+1 А(ш и) = --- + -- ; 4 4 4(7) Ъ; 8 К-)(1 ж,-+1 оа,-)+4 (6)м Ргде А р - разрядность шины адреса.Выражение в первых круглых скобках представляет старшие разряды полного адреса памяти, во вторых - разряды адреса сегмента в БД, содержащего центральный элемент аматрицы (1), Цифрой 4 представлены разряды ш 0,ш 1, п 0, и , адресующие элемент авнутри сегмента. Старшие разряды полного адреса памяти запоминаются в БА, длина слова которого равна М И0=1 О 8 - +1 О 8 - +Т,Ь 1 Р.где Т - добавочный двоичный разрядистинности данных,Разряд обнуляется перед началомсеанса работы буферного запоминающегоустройства и устанавливается в единицу при записи адреса сегмента в БА,в то время как сегмент загружается .в БД. Использование разряда Т предотвращает от неверного срабатываниякомпараторов БА при отсутствии истинных данных в БД. Емкость БА опреде"ляется емкостью БД, т.е, количествомсегментов, содержащихся в БД, поэтому адресная шина БА содержит 1 О 4 + Р+ 1 оя - двоичных разрядов. Ввиду того, что в БД осуществляется выборка фрагмента с переходом через границы сегмента, в состав адресной шины БДвходят также разряды ш , ш п 0,иЭлементы фрагмента (1) могут нахо,", диться в одном, двух или четырех сегментах. С целью параллельной проверки на предмет наличия или отсутствия требуемых сегментов в БД, в БА организована двумерная выборка фрагмента 2 х 2 элемента вида где д, - индексы, определяющие адрес фрагмента, причемО 1. - О-" -,Ь . Р4 4 ф - центральный элемент фрагментаЭлементы массива размерностью1. Р 4 распределены по четырем модулям 44784 2 памяти в соответствии с функцией рас" пределения.5 о("(1,.1) = 2 = + где а(1,) - номер Адреса элементов памяти определяются10 А(1) - , + 1 Рф 82 2 Адресные функции для параллельного доступа к фрагменту имеют видгде А ,А ,А и А э - номера модулейОф ф25 памяти блока БА.В модуле памяти А 0 БА хранятсястаршие разряды адресов сегментов,.1 3удОВлетВоряющие услоВию 2Ор = Оу 30 в модуле А, - удовлетворяющие условию1 31 = = 1 в модуле А- удовлет 2 ф 2 фворяющие условию = = О, 1, в модуле А - удовлетворяющие условиюэ.31 =0,221Пример распределения элементов 40 двумерного массива данных по четыреммодулям памяти представлен в табл,3Здесь также показано расположение фрагмента в памяти для 1=2, 2 и -=64. Так же, как и в памяти дан 4ных, использование функции (8) при" водит к зависимости порядка расположения выходных данных модулей памяти А,А А и А э от адреса извлекаемых сегментоВ Однако В Отличие От схемы перестановки данных, используемой в БД, корректировке подвергается порядок сяедования флагов сравнения данных в модулях памяти и старших разря" дов адресов сегментов, генерируемых 5соответствующими адреснь 1 ми сумматорами. Блок, реализующий функцию перестановки флагов сравнения, представляет собой двухкаскадный циклический144478 сдвигате 1 ьПервый каскад осуществля" ет циклический сдвиг внутри двух групп флагов сравнения (по два в каждой группе) и управляется разрядом п полного адреса памяти, второй каскад осуществляет циклический сдвиг самих групп флагов и управляется раз" рядом вполного адреса памяти.На фиг.8 изображены девять сегментов, обозначенных цифрами 19, в которых могут располагаться элементы фрагмента (1), если элемент а, находится в центральном сегменте 5, Из рисунка Видно р что при в =0 и и фф. 15 О элементы фрагмента (1) могут находиться в сегментах 1,2,4,5, при в 1, и,= Ф - в сегментах 4,5,7,8, при в,=1, и,= 1 - в сегментах 5,6,8,9. Для выборки из БА данных о требуемых сегментах в адресные функции каждого модуля памяти введены разряды в, и и,. Адресные функции для модулей памяти БА принимают видР 1 - 1+в 1 1-1+п 1 А (1) + .1о ф. 2 Р -1+в 1+и 1А (1 1) = --- -+8 2 2(9)30Р 1+щ, 1-1+п 1А (д 1)= -- +"8 2 2Р +в, 1+иА (1,) = --- .+8 2 2где А ,А ,Аи А - номера модулей 35памяти.На фиг.8 Б изображены четыре сегмента двумерной матрицы данных, обозначенные цифрами 1 - 4, в которых могут находиться элементы фрагмента 40 (1) с учетом модифицированных адресных функций (9). Внутренний квадрат ограничивает местоположение центрального элемента а , внешний в .границы фрагмента (1) при изменении положе ния а в заданных пределах. В завиМсимости от положения центрального элемента а требуется загрузка разного количества сегментов, что определяется табл.4, ь табл.4 для каждой 50 кодовой комбинации разрядов в ,в , и п определяется, какие из сегментов с номерами 1 - 4 необходимо загрузить,.Единица в соответствующей графе означает, что сегмент должен быть загружен. Из табл,4 можно получить ФункцииГ 1=(щр п 1,)(й ч и,);1 4Г 2 =щ чв,;(10)ГЗй чпГ 4 = 1,которые определяют необходимость загрузки в БД соответствующих сегментов.формула изобретения1, Буферное запоминающее устройство с произвольной выборкой двумерного фрагмента, содержащее блок управления, блок памяти адреса, блок памяти дйнных, блок преобразования адреса, регистр входных данных, первый выход блока управления соединен с входом записи блока памяти адреса, второй и третий выходы блока управления соединены с входами чтения и записи блока памяти данных соответственно, четвертый выход блока управления соединен с входом стробирования регистра входных данных, пятый и шестой выходы блока управления соединены с первым и вторым входами стробирования блока преобразования адреса, адресный вход блока памяти адресов соединен со старшими разрядами первой и второй координат входа полного адреса Фраг-. мента устройства, информационный вход регистра входных данных является инФормационным входом устройства, вы" ход регистра входных данных соединен с информационным входом блока памяти данных выход которого является инФормационным выходом устройства, седьмой и восьмой выходы блока управления являются выходами готовности выходных данных и адреса сегмента устройства, первый и второй входы ветвления блока управления являются входами готовности адреса фрагмента и входных данных устройства, первый выход блока преобразования адреса является адресным выходом устройства, первый выход блока памяти адреса соединен с первым информационным входом блока преобразования адреса, о т л и ч а ю щ е е с я тем, что, с целью увеличения производительности при обработке двумерных данных, в него введены блок управления Флагами сравнения, коммутатор адреса, причем первый информационный вход коммутатора адреса соединен с входом младших разрядов первой и второй координат входа полного адреса Фрагмента1444 устройства, второй выход блока преобразования адреса соединен с вторым информационным входом коммутатора адреса, девятый выход блока управления соединен с управляющим входом коммутатора адреса, выход которого соединен с адресным входом блока памяти данных, разряды управляющего входа блока управления флагами сравне ния соединены с младшимиразрядами первой и второй координат входа полного адреса фрагмента устройства, первый выход блока управления флагами сравнения соединен с входом чтения блока 15 памяти адреса, второй и третий выходы блока управления флагами сравнения адреса соединены с вторым и третьим информационными входами блока преобразования адреса, второй выход блока 20 памяти адреса соединен с информационным входом блока управления флагами сравнения, десятый и одиннадцатый выходы блока управления соединены с входами записи и стробирования бло ка управления флагами сравнения, четвертый выход которого соединен с третьим входом ветвления блока управления2, Устройство по п.1, о т л и - 30 ч а ю щ е е с я тем, что, блок памяти адреса содержит четыре модуля памяти, четыре схемы сравнения и восемь сумматоров адреса, образующих четыре группы по два, причем вход записи блока соединен с входами записи всех модулей памяти, старшие разряды первой и второй координат адресного входа блока соединены с входами первого слагаемого первого и второго суммато" 40 ров адреса всех групп соответственно, младший разряд первой и второй координат адресного входа соединен с входами переноса первого и второго сумматоров адреса всех групп соответст венно, старшие разряды первого и второго сумматоров адреса р-й группы соединены с информационным входом р-го модуля памяти, младшие разряды выходы первого и второго сумматоров адреса р-й группы соединены с адресным входом р-го модуля памяти, где р = 14, выходы первого и второго сумматоров адреса первой группы являются первым и вторым составляющими55 первого выхода блока, вход чтения блока соединен с входами чтения всех модулей памяти, выход р-го модуля памяти соединен с первым входом р-й Ьлсхемы сравнения, входы вторых слагаемых первых сумматоров адреса с первой по четвертую групп подключены к входам .уровней сигналов "О", н, "О", "-1" блока соответственно, информационный вход р-го модуля памяти соединен с вторым входом р-й схемы сравнения, выходы. всех схем сравнения образуют второй выход блока, входы второго слагаемого вторых сумматоров адреса с первой по четвертую группы подключены к входам уровней сигналов "О", "О", "-1" и "-1" соответственно.3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления флагами сравнения содержит узел маскирования и циклического сдвига флагов сравнения, регистр флагов, шифратор и дешифратор, причем вход записи блока соединен с входом записи регистра флагов, выход которого соединен с входом шифратора, первый выход которого соединен с четвертым выходом блока, второй и третий выходы шифратора являются вторым и третьим выходами блока соответственно и соединены с информационным входом дешифратора, вход стробирования блока соединен с входом стробирования дешифратора, управляющий и информационный входы блока соединены с управляющим и информационными входами узла маскирования и циклического сдвига флагов сравнения, первый выход которого является первым выходом блока, второй выход узла маскирования и циклического сдвига флагов сравнения соединен с информационным входом регистра флагов, выход дешифратора соединен с входом маскирования информационного входа регистра флагов.Устройство по п,1, о т л ич а ю щ е е с я тем, что блок преобразования адреса содержит два сумматора адреса, сумматор приращений адреса, коммутатор, регистр. длины строки, регистр адреса, первый и второй входы стробирования блока соединены с входом стробирования регистра адреса и управляющим входом коммутатора соответственно, второй и третий информационные входы блока соединены с входами вычитания единицы первого и второго сумматоров адреса соответственно, выходы которых соединены с первым информационным входом коммута" тора и вторым выходом блока, выход