Устройство для сопряжения процессора с многоблочной памятью

(51) 4 С 06 Г 13/16 12/00 РСТВЕННЫЙ КОМИТЕТ СССР АМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ГОС ПОД(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯСОРА С МНОГОБПОЧНОЙ ПАМЯТЬЮ(57) Изобретение относится к влительной технике и может бытьзовано для увеличения объема опной памяти при построении вычислных систем на базе мини- и микрЦель изобретения - расширение фнальных возможностей за счет орзации работы с сегментами памятиизвольного объема и произвольног положения в пределах адресного пространства процессора. В устройство, содержащее первый регистр 4 номера массива, дешифратор 3 адреса, дешифратор 2 сегмента, узлы 11-13 канальныхприемников и передатчиков связи с процессором и блоком памяти, коммутатор10 шин данных и младших разрядов адре-са, введены регистр 7 номера сегмента,задающий местоположение сегмента вадресном пространстве процессора, второй регистр 5 номера массива, позволяющий увеличить количество адресныхразрядов блока памяти, регистр 6 маски, задающий объем сегмента, две группы элементов И 8 и 9, которые маски- друют соответственно младшие и старшиеразряды шины адреса процессора, узлы14-19,канальных приемников и передатчиков связи с процессором. Объем сегмента может изменяться от одного слова до всего адресного пространствапроцессора1 ил, 1432538Изобретение относится к вычислительной технике и может быть использовано для увеличения объема оперативной памяти при построении вычислитель 5 ных систем на базе мини- и микроЭВМ.Цель изобретения - расширение функциональных возможностей эа счет обеспечения возможности работы с сегментами памяти произвольного объема и произвольного их размещения в преде"лах адресного пространства процессора,На чертеже представлена блок-схема устройства.устройство 1 содержит дешифратор 2 15 сегмента, дешифратор 3 адреса, первый 4 и второй 5 регистры номера массива, регистр 6 маски, регистр 7 номера сегмента, группы 8 и 9 элементов И, комМутатор 10 шин данных и младших раэ рядов шины адреса, узел 11 канальных приемников узлы 12-19 канальных приемников и передатчиков связи с процесором, канал 20 процессора, блок 21 памяти, линию 22 сигнала "Запись" 25 (ЗП), линию 23 сигнала "чтение" (ЧТ)линию 24 сигнала "Синхронизация адреса" (СИА), группы управляющих входов 25 и соответствующие им линии 26-28 группы выходов сигналов обраще Мия к блоку 21 памяти, входы первого регистра 4 номера массива соединены с выходами узла 13 канальных приемников, а выходы - со старшими разрядами шины 29 адреса блока 21 памяти и С информационными входами узла 12 ка-дальных передатчиков, входы второго регистра 5 номера массива соединенывыходами узла 14 канальных приемни" ков, а выходы - с информационными 40 9 ходами узла 15 канальных передатчиков и с прямыми входами 30 первой группы 8 элементов И, выходы которых соединены с шиной 31 адреса блока 21 памяти, входы регистра 6 маски соеди иены с выходами узла 16 канальных приемников, а выходы - с информацион" ными входами узла 17 канальных передатчиков, инверсными входами 32 первой группы 8 элементов И, первыми входами 33 второй группы 9 элементов И и входами 34 дешифратора 2 сегмента, входы регистра 7 номера сегмента соединены с выходами узла 18 канальных приемников, а выходы - с информационными входами узла 19 канальных передатчиков и с входами 35 дешифратора 2 сегмента, входы 36 которого соединены с шиной 37 адреса процессора, информационными входами дешифратора 3 адреса и вторыми входами 38 второй группы 9 элементов И, выходыкоторых соединены с входами 39 коммутатора 10, выходы 40 которого соедииены с младшими разрядами шины 41 адреса блока 21 памяти, информационныевходы узлов 13, 14, 16 и 18 канальныхприемников и выходы узлов 12, 15, 17 и 19 канальных передатчиков соединены с двунаправленной шиной 42 данныхпроцессора и с первыми входами-выходами коммутатора 10, вторые входы- выходы которого соединены с двунаправленной шиной 43 данных блока 21 памяти, линии 22-24 соединены с управляющими входами дешифратора 3 адреса, линия 24 СИА соединена с управляющим входом 44 дешифратора 2 сегмента, выход 45 которого соединен с информационным 46 и разрешающим 47входами коммутатора 10, информационный выход 48 которого соединен с разрешающим входом узла 11 канальныхприемников, выходы 49-56 дешифратора3 адреса соединены соответственно с разрешающими входами узлов 12-19 канальных приемников и передатчиков.Устройство работает следующим образом.Формат второго регистра 5 номера массива, регистра 6 маски и регистра 7 номера сегмента совпадает с Форматом адресного слова процессора, т,е.количество разрядов этих регистровравно количеству адресных шин процессора. Максимальная емкость каждого блока 21 памяти может быть не болееМ +Й2слов, где И 1 и И 2 - количество разрядов соответственно первого 4н второго 5 регистров номера массива.Регистр 6 маски предназначен для задания объема сегмента памяти. Форматрегистра 6 маски совпадает с Форматом адресного слова процессора, чтопозволяет изменять объем сегмента памяти от 1 до 2слов. Местоположение сегмента в адресном пространстве процессора определяется содержимым регистра 7 номера сегмента, Сегментпамяти, таким образом, занимает частьадресного пространства процессора,через которую процессор имеет доступк равному по объему массиву блока 21памяти, номер которого определяетсязначением первого 4 и второго 5 регистров номера массива. Процессор соединен с блоками 21 памяти через спе 1432538циальные устройства 1 сопряжения, Функцией которых является коммутация канала 20 процессора с блоками 2 1 памяти в момент обращения процессора к памяти и преобразованием адреса, поступающего из процессора.Таким образом, устройство 1 заменяет старшие разряды адреса памяти, выдаваемого процессором, на содержи мое первого 4 и второго 5 регистров номера массива, значение которых устанавливается процессором программно. В определенные моменты времени содержимое регистров 4-7 в каждом устройстве 1 может быть различным и процессор получает доступ к любому набору массивов блоков 2 1 памяти, но по одному массиву из каждого блока 21, причем объемы массивов, их номера и местоположение соответствующих им сегментов могут быть произвольными и изменяться программно в процессе разрешения задачи. Кроме многоблочной памяти процессор может иметь па мять с обычной организацией, но в таком случае регистр 7 номера сегмента и регистр 6 маски должны настраиваться таким образом, чтобы использова лись адреса, не задействованные обыч ной памятью, В момент включения устройства 1 первый 4 и второй 5 регистры номера массива, регистр 6 маски и регистр 7 номера сегмента устанавливаются в нулевое состояние и процессор через нулевую ячейку памяти имеет 35 доступ к нулевой ячейке каждого блока 21 памяти. Перед началом обмена процессора с многоблочной памятью процессору необходимо во всех устройствах 1 установить на первом 4 и втором 5 регистрах номера массива номера требуемых массивов блоков 21, на регистрах 6 маски необходимые объемы сегментов и на регистрах 7 номера сегментов памяти. Для этого процессор выставляет адрес первого 4 регистра номера массива на шину адреса. Адрес по шинам 37 поступает на информационные входы50 дешифратора 3 адреса. После этого про. цессор выдает сигнал СИА на линию 24, по которому дешифратор 3 дешифрирует адрес, установленный на шинах 37 адреса и после приема управляющих сигналов ЗП или ЧТ соответственно с линий 22 и 23 выдает единичный сигнал на один из выходов 49-56. Если на дешифратор 3 поступил сигнал ЧТ, то с выхода 49 единичный сигнал поступает на резрешающий вход узла 12, разрешая прохождение информации, записанной на регистре 4, на ши"ну 42 данных процессора. В режиме"Запись" процессор после сигнала СИАустанавливает необходимое значениестарших разрядов номера массива нашину 42 и вырабатывает сигнал ЗП, покоторому дешифратор 3 выдает с выхода 50 единичный сигнал на разрешающийвход узла 13, и информация с шины 42данных процессора записывается в регистр 4. Чтение и запись в регистры5-7 осуществляется аналогичным образом. После установки номеров массивов памяти на регистрах 4 и 5, объемесегментов на регистрах 6 и номеровсегментов на регистрах 7 всех устройств 1 процессор может обратитьсяк любой ячейке установленных массивовблоков 21 памяти. Следует отметить,что при этом процессор не ощущаетразницы между работой с многоблочнойпамятью и памятью с обычной организацией, так как задержка на устройстве 1определяется задержкой. на дешифраторе 2, коммутаторе 10 и на узле 11,которая является незначительной ине нарушает канального цикла обращения процессора к памяти.Обращение процессора к ячейке блока 1 памяти происходит следующим образом. Процессор подает на шины 37адреса адрес необходимой ячейки памяти и вырабатывает сигнал СИА. Этотадрес поступает на входы 36 дешифраторов 2 сегмента всех устройствСигнал СИА с линии 24 поступает науправляющий вход 44 дешифраторов 2всех устройств 1. С приходом сигналаСИА дешифраторы 2 сегмента сравниваютстаршие разряды адреса, поступающегос шины 37 адреса процессора со старшими разрядами регистра 7 номера сегмента, которые поступают на входы 35дешифратора 2. Количество старших разрядов определяется содержимым регистра 6 маски, выходы которого соединеныс входами 34 дешифратора 2 и маскируют младшие разряды адреса регистра 7номера сегмента,Если старшие разряды адреса совпадают, то дешифратор 2 вырабатываетуправляющий сигнал, который с выхода45 поступает на информационный 46 иразрешающий 47 входы коммутатора 1 О,38 5 14325 коммутируя тем самым шину 42 данных и младшие разряды адреса соответственно на шины 43 и 41 выбранного блока 21 памяти. Регистр б маски с помощью первой 8 и второй 9 групп элементов И маскирует соответственно младшие разряды второго 5 регистра номера массива и старшие разряды шины 3 адреса процессора. После сраба б тывания коммутатора 10 сигнал с выхода 48 поступает на разрешающий вход узла 11, разрешая прохождение управ" Ляющих сигналов ЗП, ЧТ, СИА соответственно с линией 22, 23 и 24 на одно б Именные линии 26, 27 и 28 и далее а управляющие входы блока 21 памяти.остальных устройствах 1 прохождеИие управляющих сигналов на соответствующие блоки 21 памяти и коммутация 20 шин 42 данных и шин 39 младших разрядов адреса процессора и блоков 21 памяти запрещены.После этого процессор устанавливат необходимую информацию на шину 42 15 данных и подает сигнал ЗП на линию 22. При этом информация, установленная Ма шине 42 данных и входах 39 младших разрядов адреса, поступает на шины 43 и 41. Сигнал ЗП поступает через узел 30 11 на линию 26 и далее на входы управления блока 21 памяти. По сигналу ЗП информация, установленная на пине 43 данных, записывается в ячейку блока 21 памяти, адрес которой установлен на шинах 29, 31 и 41. Записанная в первом 4 и втором 5 регистрах номера массива информация указывает на номер массива в блоке 21 памяти, Э адреспоступающий из процессора 40 на младшие разряды шины адреса 41 указывает адрес ячейки памяти внутри массива блока 21, Аналогично происходит чтение процессором информации иэ блока 21 памяти, но при этом процессор выдает сигнал ЧТ на линию 23 и через узел 11 на линию 27 и вход управления блока 21 памяти. После этого блок 21 памяти устанавливает на шину 43 информацию, которую процессор считывает со своей шины 42 данформула изобретения 55Устройство для сопряжения процессора с многоблочной памятью, содержащее первый регистр номера массива, дешифратор адреса, дешифратор сегмента,первый узел канальных передатчиков,первый и второй узлы канальных приемников, коммутатор шин данных и младших разрядов шины адреса, вход первого регистра номера массива соединенс выходом первого узла канальных приемников, выход первого регистра номера массива соединен с информационнымвходом первого узла канальных передатчиков, разрешающие входы первого узлаканальных приемников и первого узлаканальных передатчиков подключены соответственно к первому и второму выходам дешифратора адреса, выход первогорегистра номера массива соединен свыходом старших разрядов адреса памяти устройства, информационный вход первого узла канальных приемников и выход первого узла канальных передатчиков соединены с входом-выходом шиныданных процессора устройства и первыминформационным входом-выходом коммутатора шин данных и младших разрядовшины адреса, второй информационныйвход-выход которого соединен с выходом шины данных памяти устройства,управляющие входы устройства соединены с входами первой группы дешифратора адреса, стробирующим входом дешифратора сегмента и входами группы второго узла канальных приемников, выходы которого соединены с выходами обра"щения к памяти устройства, выход дешифратора сегмента соединен с первыминформационным и разрешающим входамикоммутатора шин данных и младших разрядов вины адреса, первый выход которого соединен с разрешающимвходомвторого узла канальных приемников, авторой выход - с выходом младших разрядов адреса памяти устройства, о тл и ч а ю щ е е с я тем, что, с цельюрасширения функциональных возможностей за счет организации работы с сегментами памяти произвольного объемаи произвольного расположения в пределах адресного пространства процессо"ра, в него введены второй регистрномера массива, регистр маски, регистр номера сегмента, второй, третий и четвертый узлы канальных передатчиков, третий, четвертый и пятыйузлы канальных приемников, перваяи вторая группы элементов И, выходтретьего узла канальных приемниковсоединен с информационным входом второго регистра номера массива, выходкоторого соединен с информацнонньмСоставитель А. ДоброхотовТехред А. Кра в ч ук Корректор И, Муска Редактор Е. Папп Заказ 5443/43 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д. 4/5 Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4 7 14 входом второго узла канальных передатчиков и прямыми входами элементов И первой группы, выходы которых подключены к выходам шины адреса памяти устройства, выход четвертого узла канальных приемников соединен с информацнонным входом регистра маски, выходы которого соединены с разрядами информационного входа третьего узла канальных передатчиков, входами первой группы дешифратора сегмента, инверсными входами элементов И первой группы и первыми входами элементов И второй группы, выходы которых соединены с разрядами второго информационного входа коммутатора шин данных и младших разрядов шины адреса, выход пятого узла канальных приемников соединен с информационным входом регист. ра номера сегмента, выходы которого соединены с информационными входами четвертого узла канальных передатчи 32538 8ков и входами второй группы дешифратора сегмента, входы третьей группыкоторого соединены с входами шины 5адреса процессора устройства, входами второй группы дешифратора адресаи вторыми входами элементов И второйгруппы, разрешающие входы третьего,четвертого и пятого узлов канальныхприемников соединены соответственнос третьим, четвертым и пятым выходами дешифратора адреса, разрешающиевходы второго, третьего и четвертогоузлов канальных передатчиков соединены соответственно с шестым, седьмым и восьмым выходами дешифратораадреса, информационные входы третьего, четвертого и пятого узлов канальных приемников и выходы второго,третьего и четвертого узлов канальных передатчиков соединены с входомвыходом шины данных процессора устройства