Буферное запоминающее устройство

(19) (11) ЗОБРЕТЕН ПИС ЕЛЬСТВУ АВТОРСКОМУ(54) БУФЕ ,СТВО ,(57) Изоб тельной т но для по обработки НО ычисл ение относитсяике и может быт именеГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ отовки данных в системах отоков данных в реальном 11 С 7/00, С 06 Р 12/О масштабе времени. Целью изобретенияявляется увеличение быстродействия.Поставленная цель достигается тем,что в устройство, содержащее блок 3буферной памяти, счетчик 1 адресаслов, блок 15 управления, дополнительно введены еще два блока 5, 7буферной памяти, два счетчика 12,14 адреса, входной регистр 2, три 0 триггера 4,6,8. Параллельная входнаяинформация потока данных преобразуется на входе буферной памяти в последовательную форму, разделение буферной памяти на три последователь -но соединенных блока 3, 5, 7 позволяет одновременно производить считывание из буферной памяти утроенногообъема информации в последовательнойформе, удобной для дальнейшей обработки. 2 ил.Изобретение относится к вычислительной технике и может быть применено для подготовки данных н устройствах цифровой обработки сигналов вреальном масштабе времени,Целью изобретения является увеличение быстродействия,На фиг. приведена Функциональнаясхема устройства; на Фиг.2 - временная диаграмма работы блока управления.Устройство содержит параллельныйвход 1, входной регистр 2, первыеблок 3 буферной памяти и 0-триггер 154, вторые блок 5 буферной памяти и Втриггер 6, третьи блок 7 буфернойпамяти и Р-триггеров 8, три последовательных выхода 9-11, счетчик 12 адресов разрядон слов, два счетчика ад,ресон слон 13, 14 и блок 15 управления. Блок 15 состоит из генератора16 тактовых импульсон, элемента 17задержки с для формирования эадержанных тактовых импульсов ТИ, счетчика 2518 на 2 (п+1), дешифратора 19 (п+1)-сотакта Т , и трех элементов И 20,формирующих управляющие сигналы: ВК(ныбор кристалла), ВР (выбор режима)и 3-Сдн (зались в О-триггеры и сдвиг 30во входном регистре 2),Устройство работает следующим образом.Блоки 3, 5 и 7 памяти магазинного типа реализованы на запоминающих устройствах с произвольной выборкой и предназначены для записи в последовательном коде текущих величин п-раз" рядных слов а, входного патока данных и выдачи на выход устройства в последовательном коде величин трех задержанных и сдвинутых относительнодруг друга слов а; , а;, а;,1,+ц. Объем второго и третьего блоков памяти 5, 7 составляет по 1 и-разрядных слов, т,е. ло 1и одноразрядных ячеек. Первый блок 3 памяти объемом 1г одноразрядных ячеек50 предназначен для выравнивания во времени выходной информации нескольких параллельных и синхронных потоков данных при использовании такого же числа предлагаемых устройств. Принцип работы блоков 3,5 и 7 буферной памяти основан на циклическом выполнении считывания одного разрядасоответственно слов а;,1 а;1,ра;, и записи в оснободиншиеся ячейки того же разряда "соответственно слов а а,а,Адрес первого блока 3 памяти формируется двумя циклически работающими счетчиками: счетчиком 12 адресовразрядов слон (младшая часть адреса,определяющая разряды слов) и первымсчетчиком 13 адресов слов (старшая часть адреса, определяющая непосредственно слова). Адреса второгои третьего блоков 4 и 5 памяти формцруются также двумя циклически работакицими счетчиками: счетчиком 12 ад"ресов разрядов слов (младшая частьадреса) и вторым счетчиком 14 адресов слов (старшая часть адреса).Цикл записи-считывания слов состоитиэ и+1 тактов. Каждый такт состоитиз двух полутактов,В первом полутакте первого тактацикла по положительному Фронту управляющего импульса 3-Сдв (с четвертогвыхода блока 15 управления) лроисходит сдвиг информации во входном регистре 2 с выдачей на его последова"тельной выход первого разряда словаа;, по единичному уровню импульса ВР(с второго выхода блока 15 управления) и импульсу ВК (с первого выходаблока 15 управления), считывание идалее запись первых разрядов слова а; , , а;+,по отрицатель-.ному перепаду импульса 3-Сдв соответстненно н первый 4, второй б и третий 8 выходные Э-триггеры и выдачаих с выходов П-триггеров на выходы9, 1 О и 11 устройства.Во втором полутакте первого тактацикла по нулевому уровню импульса ВРи импульсу ВК происходит запись споследовательного выхода входного регистра 2 и с выходов первого 4 и второго 6 выходных 0-триггеров первыхразрядов соответственно слов а, а; 1а; 1,в освободившиеся в первом по"лутакте ячейки соответственно первого, второго и третьего блоков памяти3, 5 и 7, по положительному фронтуимпульса ВР срабатывает счетчик 12разрядов слов, увеличивая на единицуадрес ячеек всех трех блоков памяти.Второй и последующие до и-го включительно такты цикла выполняются анало.гично первому такту при этом обраба.тываются соответственн." со второголо и-й разряды тех же слон.В (и+)-м такте по отрицательномуФронту импульса Т(с третьего ны1444884 1ираж 590 Падписна Заказ 6511/5 е, г. Ужгород, ул. Проектная, 4 зв.-полигр хода блока 15 управления) происходитпараллельная запись во входной регистр 2 следующего слова а;, входного потока данных, по нулевому уровнюимпульса Тпроисходит сброс в нулевое состояние счетчика 12 адресовразрядов слов, па положительномуФронту импульса Т +, срабатывают первый и второй счетчики 13 и 14, увеличивая на единицу свое состояние иподготавливая блоки памяти к обработ-ке следующих слов в следующих циклахработы.)5Формула иэ обретения Буферное запоминающее устройство, содержащее первый блок буФерной памяти, первый счетчик адреса слов и блок Ю управления, первый и второй выходы которого соединены соответственно с входом выборки и входом управления записью-чтением первого блока буферной памяти, счетный вход первого25 счетчика адреса слов соединен с третьим выходом блока управления, выход разрядов первого счетчика адреса слов соединен с входами старших разрядов первого блока буферной памяти, о т - ЗО л и ч а ю щ е е с я тем, что, с целью расширения Функциональных воз-. .можностей и увеличения быстродействия, в него введены второй и третий блоки буферной памяти, второй счетчик ЗБ адреса слов, счетчик адреса разрядов слов входной регистр и три триггера, причем параллельный вход устройства соединен с параллельными информационными входами входного регистра, вход 40 управления параллельным занесениемданных и вход управления последовательным сдвигом данных входного регистра соединены соответственно стретьим и четвертым выходами блокауправления, информационные входы первого, второго и третьего блоков бу-ферной памяти соединены соответственно с последовательным выходом входного регистра, выходами первого и второго Р-триггеров, выходы первого,второго и третьего блоков буфернойпамяти соединены соответственно с 0 входами первого, второго и третьегоВ-триггеров, входы выборки и входыуправления записью-чтением второго итретьего блоков буферной памяти соединены соответственно с первым и вторым выходами блока управления, младшие разряды адреса первого, втсьрогои третьего блоков буферной памятисоединены с разрядами выхода счетчика адреса разрядов слов, старшие разряды адреса второго и третьего блоков буферной памяти соединены с разрядами выхода второго счетчика адреса слов, счетный вход которого соединен с третьим выходом блока управления, счетный вход и вход установкив нулевое состояние счетчика адресаразрядов слов соединены соответственно с вторым и третьим выходами блокауправления, входы синхронизации перваго, второго и третьего 0-триггеровсоединены с четвертым выходом блокауправления, выходы первого, второгои третьего Э-триггеров соединены соответственно с первым, вторым и третьим выходами устройства.