Устройство для приема асинхронного биполярного последовательного кода

(56) Патент СШАкл. С 06 Г 11/10,Устройство цифРЭ изделия РСБН /1980, 48Е.З.Гл 8,8)и 3753225,опублик, 1978.рового обмена (УЦО).НИИЭИР, 1" ГРЯ 85081,ЛЯ ПРИЕИА АСИНХРОН"ПОСЛЕДОВАТЕЛЬНОГО СТВ РНО относится к вычисли- автоматике и может в вычислительных, ерительных комплекора данных для приедатчиков биполярноого кода работающих ной выдачи. Иелью тся упрощение устЪ ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙ ОНОГО БИПОЛЯ ГОКОДА(57) Изобретениетельной технике ибыть использованинформационно-изсах и системах сма информации отго последовательв режиме асинхроизобретения явля ройства. Устройство содержит преобразователь 1 уровня последовательного кода, узел 2 синхронизации и контроля четности числа импульсов, счетчик 3 адреса порта ввода и первогопорта вывода, счетчик 4 адреса второго порта вывода, блок 5 буферной памяти, схему сравнения 7, причем выходпреобразователя уровня последовательного кода соединен с последним разрядом порта ввода, остальные разрядыкоторого подключены со смещением наодин разряд к выходам первого портавывода. Такое включение обеспечиваетработу буферного запоминающего устройства в режиме приемного сдвиговогорегистра. Устройство работает в условиях широкого диапазона загрузки повходу, когда время реакции системына запрос превышает время передачиодного слова входного последовательного кода. Устройство обеспечиваетбезадресное чтение в режиме стека.1 ил.Изобретение относится к вычислительной технике и может быть использовано в вычислительных, информационно-измерительных комплексах и систе 5мах сбора данных для приема информации от датчиков биполярного последовательного кода, работающих в режимеасинхронной выдаци.Цель изобретения - упрощение устройства,На чертеже представлена структур,ная схема предлагаемого устройства.Устройство содержит преобразователь 1 уровня последовательного кода 15,(ПУ), узел 2 синхронизации и контроля четности числа принятых импульсов(УСК), счетчик 3 адреса порта вводаи первого порта вывода (СЧ 1); счетчик адреса второго порта вывода (СЧ 2), 20блок 5 буферной памяти, содержа щий два раздельно адресуемых портавывода, второй из которых подключен, схему 7 сравнения (СХР).Устройство работает следующим образом.Выходы первого порта вывода блока5 буферной памяти, адресуемого сов"местно с портом ввода, подключены квходам порта ввода со смещением, такцто К-й вход соединен с (К+1) -м выходом. Такое вклюцение обеспечивает работу блока 5 буферной памяти в режимеприемного сдвигового регистра, приэтом последовательный код (ПК) с выхода преобразователя 1 поступает навход старшего разряда порта вводаблока 5 памяти, а выделенные из последовательного кода синхроимпульсы(СИ) с выхода УСК 2 поступают на входразрешенйя записи (ЗП) блока памяти5, обеспечивая побитный ввод приникмаемого кодаДля обеспечения работы Я 5 в режиме приемного сдвигового регистранеобходимо, цтобы при записи в блокпамяти Фиксировались состояния его50входов или выходов, как, например,в микроохеме 56 МИР 11.После контроля принимаемого кодапо четности и числу разрядов УСК 2на выходе Формируется управляющий признакГотовность слова", который поступает на счетный вход СЧ 1 3 и увеличивает его содержимое на единицу.Этим подготавливается запись следующего слова ПК в блок 5 памяти по новому адресу, В случае обнаружениясбоя при приеме ПК по четности иличислу принятых разрядов кода состояние СЧ 1 3 не меняется, поэтому записьследующего слова производится по прежнему адресу.Когда устройство осуществляетприем слов последовательного кода сразрядностью в 2 раза большей разрядности вычислительной системы (например, по ГОСТ 18977-79 или АР 1 С и 16-разрядной вычислительной системе), УСК 2 на выходе Формирует управляющий признак Готовность слова"после приема первых 16 разрядов и вконце слова. В результате все принятое слово последовательного кода размещается в двух соседних ячейкахблока 5 буФерной памяти.Таким образом, принятые без сбоевслова ПК записываются в блок памятив виде последовательно расположенныхслов, причем адреса слов определяются состоянием СЧ 1 3,Вывод информации иэ блока 5 буФерной памяти производится через второйпорт вывода, который по сигналу "Разрешение" подключается к параллельнойшине 6 вычислительной системы, Адресвыдаваемого слова определяется счетциком СЧ 2 1, выходы которого подклюцены к входам адреса второго портавывода блока 5 памяти, Приращение содержимого СЧ 2 производится по заднему Фронту сигнала "Разрешение", цемобеспецивается последовательное считывание информации из блока 5 памяти.Выходы СЧ 1 3 и СЧ 2 Й подключенык СХР 7, выход которой служит запросом на ввод для вычислительной системы.Поскольку прием слова ПК увелицивает содержимое СЧ 1 3, а сцитываниеувеличивает содержимое СЧ 2 1, запросна ввод, формируемый схемой сравнения, снимается в случае равенствасодержимого СЧ 1 и СЧ 2, т.е когда всепринятые слова ПК введены в вычислительную систему из блока буфернойпамяти,Формула изобретенияУстройства для приема асинхронного биполярного последовательного кода, содержащее преобразователь уровня последовательного кода, вход которого-й ( Редактор Л.Пчолинская Заказ 8101/54 Тираж 668 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. Ф/5 Производственно-издательский комбинат "Патент", г,ужгород, ул. Гагарина, 101 5 15 является информационным входом устройства, узел синхронизации и контро" ля четности числа импульсов, блок буферной памяти, о т л и ч а ю щ е ес я тем, что, с целью упрощения устройства, в него введены первый и второй счетчики, схема сравнениякаждый разряд группы информационных входов блока буферной памяти, кроме последнего, соединен с соответствующим раз" рядом, начиная со второго, первой группы информационных выходов блока буферной памяти, последний разряд группы информационных входов блока буферной памяти соединен с выходом преобразователя уровня последовательного кода, вход разрешения записи блока буферной памяти соединен с первым выходом узла синхронизации и кон 32934 6троля четности числа импульсов, второй выход которого подключен к счетному входу первого счетчика, выходы которого подключены к адресным входам первой группы блока буферной памяти и к первой группе входов схемы сравнения, счетный вход второго счетчика соединен с входом чтения блока буферной памяти и является входом разрешения чтения устройства, выходы второго счетчика подключены к адресным входам второй группы блока буферной памяти и к второй группе входов схемы сравнения, выход которой является выходом готовности устройства, выходы второй группы информационных выходов блока буферной памяти являются информационными выходами устройства.20