Двоично-десятичное арифметико-логическое устройство накапливающего типа

(191 ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ 606 Г 7 ИЗОБРЕТЕНИИДЕТЕЛЬСТВУ ПИС(56) 1. Шигин А.Г,Цифров вычислительные машины, М нЭ гия", 1971, с, 46, рис 940.2. Авторское свидетельство СССР 6 ф 920708, кл. 6 06 Г 7/50, 1979 (прототип).(54)(57) ДВОИЧНО-ДЕСЯТИЧНОЕ АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО НАКАПЛИВАЮЩЕГО ТИПА, каждый разряд которого содержит элементы И, ИЛИ, элемент памяти и мультиплексор, стробирующий вход которого подсоединен к входу разряжения работы устройства, информационные входы мультиплексора подключены к первому, второму, третьему и четвертому настроечным входам устройства соответственно, управляющие входы мультиплексора подключены к информационному входу данного разряда устройства и к выходу элемента памя-, ти данного разряда устройства соответственно, вход которого подключен к выходу первого элемента ИЛИ, первый вход которого подключен к выходу мультиплексора, второй вход первого элемента ИЛИ подключен к входу пере" носа из предыдущего разряда устройства и к первому входу первого элемента И, второй вход которого подключен к выходу элемента памяти, выход первого элемента И соединен с первым входом второго элемента. ИЛИ, выход элемента памяти подключен к ыенер Н АВТОРСКОМУ С выходу суммы данного разряда уст"ройства, о т л и ч а ю щ е е с ятем, что, с целью расширения областиприменения за счет возможности реализации операций над десятично-двоичными числами, каждая тетрада разрядов устройства содержит элементы ИЛИи блок коррекции, каждый разряд устройства содержит элемент задержкии второй элемент И, первый вход которого подключен к пятому нвстроеч"ному входу устройства, второйтретий и четвертый входы второго элемента И подключены к входу разрешения работы устройства, информационному входу данного разряда устройства и к выходу элемента памяти данного разряда устройства соответственно, выход второго элемента И соединенс вторым входом второго элементаИЛИ, выход которого подключен к входуэлемента задержки, выход которогоподключен к выходу переноса из данного разряда устройства, при э каждый элемент памяти содержит триг"гер и элемент задержки, вход которо"го подключен к входу элемента памяти, выход элемента задержки подключен к счетному входу триггера, выход которого подключен к выходуэлемента памяти, выход блока кор"рекции каждой тетрады разрядов уст-.ройства подключен к первым входамэлементов ИЛИ данной тетрады устройства, второй вход первого эле"мента ИЛИ данной тетрады разрядовустройства подключен к выходу пере"носа из первого разряда данной тет"рады разрядов устройства, еыход пер"вого элемента ИЛИ данной тетрадыразрядов устройства соединен с входом10211904 5 10 15 29 25 переноса во второй разряд данной тетрады разрядов устройства, выход переноса которого соединен с вторымвходом второго элемента ИЛИ даннойтетрады разрядов устройства, выходкоторого соединен с входом переносав третий разряд данной тетрады разрядов устройства, входы блока кор"рекции данной тетрады разрядов устройства подключены к выходу перено"са из четвертого разряда данной тетрады разрядов устройства, к выходам суммы второго, третьего и четвертогоразрядов данном тетрады разрядов устройства и к входу разрешения выполнения операций над десятично-двоич"ными числами устройства соответственно, при этом блок коррекции каждой тетрады разрядов устройства содержит элементы И, ИЛИ и триггер,причем входы первого элемента ИЛИподключены к входам суммы второго и Устройство относится к вычислительной технике и предназначено для арифметической и логической обработ- ки двоичных и двоично-десятичных кодов.Известно устройство для сложения двоично-десятичных кодов, содержа" щее сумматоры, схемы переноса и коррекции 1,11.Недостатком устройства является . то, что оно не реализует операций сложения двоичных кодов, а также не реализует логических операций.Наиболее близким по технической сущности к изобретению является устройство для арифметической и логи" ческой обработки кодов, каждый разряд которого содержит элемент И, два элемента ИЛИ, триггер и два муль. типлексора, входы которых подключены к управляющим входам устройства, а их управляющие входы подключены к информационным входам данного разряда и выходу триггера, счетный вход которого подключен к выходу первого элемента ИЛИ, входы которого подключены к выходу первого мультиплексора и выходу переноса разряда. Стробиру" ющие входы мультиплексоров подключетретьего разрядов, данной тетрады разрядов устройства блока соответственно, выход первого элемента ИЛИ подключен к первому входу первого элемента И, второй вход которого падклю чен к входу суммы третьего разрядаданной тетрады разрядов устройстваблока, выход первого элемента И подключен к первому входу второго элемента ИЛИ, второй вход которого подключен к входу переноса из четвертого разряда данной тетрады разрядов устройства, выход второго элемента ИЛИ подключен к входу триггера, выход, которого подключен к первому входу второго элемента И, второй вход которого подключен к входу разрешения выполнения операций над десятично-двоичными числами устройства, выход второго элемента И подключен к выходу блока коррекции данной тетрады разрядов устройства, . ны к входу разрешения выполнения операций устройства, Выход второго мультиплексора подключен к первому входу второго элемента ИЛИ, выход кОторого является выходом переноса разряда, а его второй вход подключен к выходу элемента И, первый вход которого подключен к входу переноса разряда, а второй - к выходу триггера, Выход триггера, является .вь" ходом результата данного разряда 21.Недостатком известного устройст ва является то, что оно реализует операции арифметической и логической обработки двоичных сичел, но не реализует операции над двоично-десятичными кодами, что ограничивает область его применения. Целью изобретения является расширение области применения за счет возможности реализации операций над двоично"десятичными числами.Поставленная цель достигаетсятем, что в двоично-десятичном арифметико-логическом устройстве накапливающего типа, каждый разряд которого содержит. элементы И, ИЛИ,элемент памяти и мультиплексор,стро024904 4ной тетрады разрядов устройства, выход переноса которого соединен с вто.рым входом второго элемента ИЛИ данной тетрады разрядов устройства, выход которого соединен с входом переноса в третий разряд данной тетрады разрядов устройства, входы блока кор.рекции данной тетрады разрядов уст" ройства подключены к выходу перено" 10 са из четвертого разряда данной тетрады разрядов устройства, к выходам суммы второго, третьего и четвертого разрядов данной тетрады разрядов устройства и к входу разрешения вы полнения операций над десятично"дво"ичными числами устройства соответственно, при этом блок коррекции каждой тетрады разрядов устройства со" держит элементы И., ИЛИ и триггер,.причем входы первого элемента ИЛИ .подклюЧены к входам суммы второго и третьего разрядов данной тетрады разрядов устройства блока соответственно, выход первого элемента ИЛИ подключен к первому входу первого элемента И, второй вход которого подключен к входу суммы третьего разряда данной тетрады разрядов устройства блока, выход первого элемента И 30подключен к первому входу второго элемента ИЛИвторой вход которого подключен к входу переноса из четвертого разряда данной тетрады раэ" рядов устройства, выход второго эле" мента ИЛИ подключен к входу триггеЗ 5 ра, выход которого подключен к пер"вому входу второго элемента И, второй вход которого подключен к входу разрешения выполнения операций над десятично-двоичными числами устройств ва, выход второго элемента И подклю"чен к выходу блока коррекции данной тетрады разрядов устройства,3 1 бирующий вход которого подсоединен к входу разряжения работы устройст" ва, информационные входы Мультиплексора подключены к первому, второму третьему и четвертому настроечным входам устройства соответственно, управляющие входы мультиплексора подключены к информационному входу данного разряда устройства и к выходу элемента памяти данного разряда устройства соответственно, вход которого подключен к выходу первого эле .мента ИЛИ,первый вход которогоподключен к выходу мультиплексора, второй вход первого элемента ИЛИ подключенк входу переноса из предыдущего разряда устройства и к первому входу первого элемента И, второй вход которого подключен к выходу элемента памяти, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход элемента памяти подключен к выходу суммы данного раз ряда устройства, каждая тетрада разрядов устройства содержит элементы ИЛИ и блок коррекции, каждый разряд устройства содержит элемент задержки и второй элемент И, первый вход которого подключен к пятому настроечному входу устройства, второй, третий и четвертый входы второго элемента И,подключены к входу разрешения работы устройства, информационному входу данного разряда устройства и к выходу элемента памяти данного разряда устройства соответственно, выход второго элемента И соединен с вторым входом второго элемента ИЛИ, выход которого подключен к входу элемента задержки, выход которого подключен к выходу переноса из данного разряда устройства, при этом каждый .элемент памяти содержит триггер и элемент задержки, вход которого подключен к входу элемента памяти, выход элемента задержки подключен к счетному входу триггера, выход которого подключен к выходу элемента памяти, выход блока коррекции каждой тетрады разрядов устройства подключен к пер" вым входам элементов ИЛИ данной тет" рады устройства, второй вход первого элемента ИЛИ данной .тетрады разрядов устройства подключен к выходу пере 1 носа из первого разряда данной тет" рады разрядов устройства, выход пер",вого элемента ИЛИ данной тетрадыразрядов устройства соединен с вхо" . дом переноса во второй разряд данСхема предлагаемого устройства 45 реализует 16 логических операций над кодами А и В, операцию, арифметичес" кого сложения как двоичных, .так и двоично"десятичных кодов А и В.На фиг, 1 представлена схема тетрады предлагаемого устройства; на фиг.2 - схема одноразрядного накапливающего сумматора; на фиг, 3- схема мультиплексора; на фиг.4 -ске ма блока коррекции; на фиг.5 " схема элемента памяти,Схема тетрады предлагаемого.устройства содержит накапливающие одноразрядные сумматоры 1-4, блок коррекции 5, элементы ИЛИ 6 и 7: информационные входы 8-11, выходы ре" зультата 12-15, вход переноса 16 и выход переноса 17, вход разрешения работы устройства 18, группу входов настроек 19 и вход настройки 20,Одноразрядный накапливающий сумматор содержит мультиплексор 21, элементы И 22 и 23., ИЛИ 24 и 25, элемент памяти 26, элемент задержки27, стробирующий вход 28, информационный вход 29, вход переноса 30,настроечные входы 31-35, выход ре.зультата 36 и выход переноса 37.Мультиплексор содержит элементыИ 38 41, ИЛИ 42, НЕ 43 и 44, управляющие входы 45-46, синхровход 47,информационные входы 48-51, выход52,Блок коррекции содержит элементыИ 53 и 54, ИЛИ 55 и 56, триггер 57входы 58-63 и выход 64,Элемент памяти содержит триггер 65, сцетный вход которого подключен к выходу элемента задержки66, вход которого является счетнымвходом элемента памяти 67, а выходтриггера подклюцен к выходу элемента памяти 68.В схеме одноразрядного накапливающего сумматорафиг,2 ) управляющие входы мультиплексора 21 подклю.чены к страбирующему входу разряда28, к информационному входу 29 ивыходу элемента памяти 26, информационные входы мультиплексора 21 подключены к настроечным входам 31-34разряда. Выход мультиплексора 21 соединен с входом элемента ИЛИ 2 К другой вход которого подключен к входупереноса 30 разряда, а его выход - ксчетному входу элемента памяти 26, выход которого является выходом результата 36 разряда, Входы элемента И 22 подключены соответственно: 1-й вход к выходу элемента памяти 26, .2-й вход к информационному входу 29 разряда, 3-й вход обьединен, с синхровходом мультиплексора 21 и подключен к стробирующему входу 28, 4-й вход - к настроечному входу 35 Выход элемента И 22 соединен с входом элемента ИЛИ 25, другой вход которого подключен к входу элемента И 23, входы которого подключены к выходу элемента памяти 26 и входу переноса 30, Выход элемента задержки 27 является выходом переноса 37 разряда, а его вход подклюцен к выходу элемента И 25,В схеме тетрады устройства ( фиг.1)настроечные входы 3,1-35 одноразряд 5 ных накапливающих сумматоровфиг.2)подключены к группе настроечных входов 19 устройства, а их стробирующие входы 28 - к соответствующемувходу 18 устройства. Вход переноса10 одноразрядного накапливающего сумматора 1 является входом переноса 16тетрады, а выход переноса накапливающего сумматора 4 - выходомпереноса 17 тетрады. Входы блока коррекции15 5 подключены к выходам результатовразрядов сумматоров 2-4 и выходу переноса сумматора 4. Выход блока коррекции подключен к первым входамэлементов ИЛИ 6 и 7, вторые входы20 которых подключены к выходам переноса соответственно разрядов сумматоров 1 и 2, а выходы элементов ИЛИ 6 и 7 подключены к входампереносов соответственно разрядов25 сумматоров 2 и 3В блоке коррекции(фиг,4)входы элемента ИЛИ 55 подключены к входамблока 58 и 59, а его выход - с первым входом элемента И 53, второйзо вход которого подключен к входу 60блока, Выход элемента И 53 соединенс входом элемента ИЛИ 56, другойвход которого подключен к входу 61блока коррекции. Выход элементаИЛИ 56 подключен к входу установкитриггера 57 в единичное состояние, аего нулевой вход - к входу 62 установки блока коррекции в исходноесостояние. Выход триггера 57 соеди 4 нен с входом элемента И 54, другой40вход которого подключен к входу63 блока коррекции, а выход элемента И 54 является выходом 64 блока коррекции,45Устройство работает следующим образом,На информационные входы 8-11 тетрады устройства ф фиг,1) подается че-тырехразрядный двоичный или двоичнодесятичный код А д АЯА 1. Код в торого операнда, участвующего в выполняемой операции, предварительно заносится в элемент памяти 26 одноразрядных сумматоровфиг.2),Настройка устройства на выполне 55 ние требуемой операции осуществляется с помощью .группы настроечныхвходов 19, которая включает настроечные входы 31-35 разрядов уст( 1 Операция Уйп 14 1.5 О 1 Константа 0 2 Константа 1 ройства. После настройки устройства подачи на его входы 8-11 кода входного операнда А для исполнения операции на вход 18 подается сигнал разрешения работы устройства, При этом на вход 16 тетрады поступают сигналы переноса Р 0 из младшей тетрады в многоразрядном устройстве, а с выхода 17 снимается сигнал переноса Р 4 в старшую тетраду разрядов.Бсли выполняется операция над двоично-десятичными кодами, то для коррекции результата,.эаклюцающейся в прибавлении кода 0110 к получаемому результату, на вход 20 подается сигнал Ц . Сигнал И для получения правильного результата должен подаваться после окончания распространения в схеме переносов, возникающих в результате двоичного сложения, С выходов 12-15 тетрады снимается результат 5 5 5 51 операции. После выполнения операции состояние элементов памяти 26 каждого разряда соответствует значению сигнала резуль.тата операции в данном разряде,В схеме разряда фиг.2) мультиплексор 21 с помощью сигналов К,1- Ц 4, подаваемых на входы 31-34, может быть настроен на выполнение любой логической функции от входных информационных сигналов А;, подаваемого на вход 29, и В , снимаемого с выхода элемента памяти 26. Из схемы мультиплексора фиг,3) следует, что для реализации в нем некоторой логической функции Г (А, В ) достаточно положить значения сигналов О (1=1,4) рав 5ными значению этой Функции на 1-м наборе переменных А и В . Выходной сигнал в мультиплексоре 21 Формируется только с приходом сигнала разрешения выполнения операции С, подаваемого на стробирующий вход 28 разряда, Сигнал с выхода мультиплексора 21 через элемент ИЛИ 24 поступает на счетный вход элемента памяти 26, С помощью элементов И 21" 23, ИЛИ 25 в схеме разряда формируется сигнал переноса при выполнении операции сложения Д =1, а привыполнении логицеских операций 0=0.Элемент задержки 27 обеспечивает сог ласование времени распространения.сигнала между разрядами со временемсрабатывания схемы разряда. Конструкция элемента памяти должна обеспечивать надежную работу данного разря О да устройства. Возможное ненадежноесрабатывание схемы разряда объясняется тем, что на счетный вход элемента памяти 26 через элемент ИЛИ 24воздействует сигнал переноса Р 15 одновременно выходной сигнал элемента памяти и сигнал Рпоступают навход элемента И 23. для формированияраспространяющегося выходного сигнала переноса. Для правильного форми рования сигнала переноса на выходеэлемента И 23 длительность сигналаР на входе 30 должна быть меньшевремени, исчисляемого с момента поступления сигнала Ри до момента пе рехода элемейта памяти 26 в новое состояние.При малой величине этого времени предъявляются жесткие требования к длительности сигнала Р , ко- ЗО торце не всегда удается обеспечитьиз-за разброса параметров элементовсхемы. Поэтому в схему элемента памяти фиг,5) включен элемент задержки 66, параметры задержки котороговыбираются исходя из обеспечения надежного срабатывания схемы разряда.Наиболее целесообразно для надежной работы схемы разряда в качествеэлемента памяти применять двухступенчатый Т-триггер, В этом случае независимо от длительности входного сиг"нала элемент памяти переходит вновое состояние по заднему фронтуэтого сигнала, следовательно всегдавыполняется условие устойчивой работы схемы.Операции и соответствующие кодынастройки для одноразрядных сумматоров приведены в таблице.1024904 10 Продолжение таблицые пег Код настройки ии Операция О О А 0 Л В 6 А В А В.0 О 0 А+В А+В 18 О 0 А+В О При выполнении арифметических операций над двоично-десятичными входами в конце выполнения операций необходима коррекция результата, Эта коррекция осуществляется с помощью блока коррекции ( фиг.3), На входы 58"61 блока .коррекции подаются сиг-, налы 5, 5, 5,1, Р. Под действием этих сигналов при выполнении условия (5 М 5) 5 чРв(тРиггеР 57 переводится в состояние н 1", свидетельствующее о необходимости коррекции результата в тетраде. После того как на вход блока коррекции будет подан разрешающий сигнал И,о на выходе блока коррекции формируется сигнал коррекции К, который поступает на вход эле" ментов ИЛИ 6 и 7 (фиг.1) и далее в качестве сигнала переноса во втором 40 и третьем разряде суммируется.срезультатом 54 55 5, хранящимся етриггерах. К длительности сигналакоррекции К предъявляются такие жетребования, как и к сигналу Р .1, Эта,43 длительность обеспечивается соответствующими параметрами сигнала и, навходе 63 схемы коррекции,Таким образом, предлагаемое уст"ройство, кроме основных логическихопераций и операций арифметическогосложения над двоичными кодами, позволяет выполнять арифметические операции сложения над двоично"десятичными 55кодами,что расширяет область применения предлагаемого устройства по сравнению с устройством-прототипом."396 Й 5 Тираж 706ВНИИПИ Государственного компо делам изобретений и о113035, Москва, л 1-35 РаушЕ ю