Арифметико-логическое устройство двухадресной цвм

Сфвз СоветскикСоциалистическикРеспублик ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 890390(51)М. Кл. 6 06 Р 7/38 РВуАарствакаый квмитет СССР яв дваам вэобрвтвнкй и вткрыткй(088,8) Дата опубликования описания 1512.81(54) АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВОДВУХАДРЕСНОЙ ЦВМ Изобретение относится к вычислительной технике и предназначено для построения быстродействующих вычислительных машин.Известно арифметико-логическое устройство, содержащее основную память, включающую восемь регистров обще го назначения, сумматор, регистр адреса и регистр назначения основной памяти, регистр второго операнда, схето му преобразования второго операнда, три ггер переноса 11.Недостатком данного арифметико-логического устройства является то, что регистры общего назначения аппаратно15 входят в состав основной памяти, поэтому время обращения к данным регистрам равно времени обращения к ячейкам основной памяти, что исключает возможность использования их в качестве сверхоперативной памяти. Кроме того, основная память и в том числе регистры общего назначения имеют одну выходную магистраль, что исключает воз" 2можность параллельной выборки из регистров общего назначения сразу двух операндов для выполнения операции над ними (отсутствуют операции формата регистр-регистр). Указанные недостатки существенно снижают быстродействие данного устройства.Наиболее близко к предлагаемому по технической сущности арифметико-логическое устройство процессора ЦВМ модели 50 систеьа 360 фирмы 1 ВМ, содержащее сумматор, схему сдвига сумматора, регистр результата на триггерах временного хранения, селекторы (комму", таторы) первого, второго операндов и результата, регистры первого и второго операндов, местную память и выходную шину сумматорв, Причем входы сумматора соединены с выходами коммутаторов первого и второго операндов, а выход сумматора соединен со входом схемы сдвига, выход которой соединен со входом коммутатора результата. Выход коммутатора результата соединен8 Э 0390 и Швыдка ед одписное Заказ 11007/78 Тираж 748 П ВНИИПИ Государственного комитета СС по делам изобретений и открытий 113035, Иосква, Ж, Раушская наб% 0 15 20 3 8 со входом регистра результата, выход которого через выходную шину сумматора соединен со входами регистров первого и второго операндов 12.Недостатком такого устройства являет ся то, что нел ьзя выполнять операцию с двойной точностью из-за отсутствия связи старшего разряда сумматора с младшим через схему переноса в младший разряд, результат операции из сумматора отсылается в блок местной памяти не только через. селектор результата, а церез регистр на триггерах временного хранения. Кроме того, первый и второй операнды при выполнении команды в формате регистр- регистр выбираются из. блока местной гамяти не одновременно, а последовательно друг за другом и помещаются в регистры первого и второго операнда, Все эти недостатки снижают производительность данного устройства.Цель изобретения - повышение быстро дейст вия арифмети ко-ло гическо го у стройства двухадресной ЦВМ. Поставленная цель достигается тем, что арифметико-логическое устройство двухадресной ЦВИ, содержащее сумматор, блок местной памяти, первый и второй регистры второго операнда, коммутаторы результата, первого и второго операндов, преобразователь прямого кода в обратный, причем выход коммутаторапервого операнда соединен с первым входом сумматора, второй. вход которого соединен с выходом преобразователя прямого кода в обратный, информационный вход которого соединен с выходом коммутатора второго операнда, первый и второй информационные входы которого соединены с выходами первого и второго регистров второго операнда соответственно, первый информационный вход коммутатора первого операн- да соединен с информационной магистралью первого операнда устройства, первая, вторая, третья шины управления коммутаторов и шина управления раработой преобразователя прямого кода Ь обратный устройства соединены с управляющими входами коммутаторов первого операнда, второго операнда, результата и преобразователя прямого кода в обратный соответственно, содержит узел переноса в младший разряд сумматора, первый вход которого соединен с выходом переноса из старшего разряда сумматора, дополнительный вход младшего разряда которого соеди 25 30 35 40 4 50 5 нен с выходом узла переноса в младший разряд сумматора, второй, третий и цетчетвертый входы узла переноса соединены с шинами условного переноса, имитации переноса и такта устройства соответственно, выход сумматора соединен с информационным входом коммутатора результата, выход которого соединен с первым информационным входом блока местной памяти, второй информационный вход которого соединен с входами первого и вт рого регистров второго операнда и информационной магистралью второго операнда устройства, первый, второй, третий и четвертый выходы блока местной памяти соединены со вторым и третьим информационными входами коммутатора первого операнда и третьим и четвертым информационным входами коммутатора второго операнда , соот ветст венно, а пер вый и второй входы управления блока местной памяти подклюцены к шинам записи в регистры иимитации нечетного регистра первогооперанда устройства соответственно.Кроме того, блок местной памяти содержити-разрядных регистров общего назначения ( = 1, 2, , 2",1 с = 1, 2, 3, , и), коммутаторы четных и нечетных регистров первого ивторого операндов, к-разрядный регистрадреса первого операнда, (к) - разрядный регистр адреса второго операнда, дешифратор, элемент ИЛИ иэлементов И, первые входы которых соединены с первым входом управления блока, а вторые входы " с выходами дешифратора соответственно, (к) входов которого соединены с управляющимивходами коммутаторов нечетных и четных регистров первого операнда и сЬ) выходами К-разрядного регистра адреса первого операнда соответственно, К-й выход которого соединенс первым входом элемента ИЛИ, второйвход которого соединенсо вторым входом управления блока, а выход соединен с М-м входом дешифратора, выходы Ь)-разрядного регистра адресавторого операнда соединены с управляющими входами коммутаторов нечетных и четных регистров второго операнда соответственно, выходы нечетных регистров общего назначеййя блока соединены со входами коммутаторовнечетных регистров первого и второгооперандов соответственно, выходы четных регистров общего назначения соединены со входами коммутаторов цет5 89 ных регистров первого и второго операндов соответственно, выход коммутатора четных регистров первого операнда соединен с первым выходом блока, второй выход которого соединен с выходом коммутатора нечетных регистров первого операнда, выход коммутатора четных регистров второго операнда, соединен с третьим выходом блока, четвертый выход которого соединен с выходом коммутатора нечетных ре гист ров второ го операнда, пер вый информационный вход блока соединен с информационными входами регистров общего назначения , управляющие входы которых соединены с выходами элементов И соответственно, второй информационный вход блока соединен с входами к-разрядного регистра адреса первого операнда и (М)-разрядного регистраадреса второго операнда.На фиг. 1 представлена блок-схема арифметико-логического устройства двухадресной ЦВИ; на фиг. 2 - структурная схема преобразователя прямого кода в обратный; на фиг. 3 - структурная схема переноса в младший разряд сумматора; на фиг. 4 - структурная схема блока местной памяти,Ари фмети ко-ло ги че ское уст ройст во двухадресной ЦВИ содержит сумматор 1, блок 2 местной памяти, первый регистр 3 второго операнда, второй регистр 4 второго операнда, коммутатор 5 резул ьт ат а, комму т атор 6 пер во го операнда, коммутатор 7 второго операнда, преобразователь 8 прямого кода в обратный, узел 9 переноса в младший разряд сумматора. Выходы сумматора 1 соединены с входами коммутатора 5 результата, выход которого соединен с первым входом блока 2 местной памяти, второй вход которого соединен со входами первого регистра 3 второго операнда, второго регистра 4 второго операнда и с информационной магистралью второго операнда 10 основной памяти. Выходы первого регистра 3 второго операнда и второго регистра 4 второго операнда соединены с первым и вторым входами коммутатора 7 второго операнда, третий и четвертый входы которого соединены с третьим и четвертым выходами блока 2 местной памяти. Выход коммутатора 7 второго операнда соединен с входом преобразователя 8 прямого кода в обратный, выход которого соединен со вторым входом сумматора 1. К первому входу коммутатора 0390 46 первого операнда подключена информационная магистраль первого операнда 11 специальных регистров, ко второму и третьему входу - первый и второй выходы блока 2 местной памяти.Выход коммутатора 6 первого операнда соединен с первым входом сумматора 1, выход переноса из старшего разряда которого соединен с первым входом уз ла 9 переноса в младший разряд сумматора, выход которого соединен с дополнительным входом младшего разряда сумматора 1. Ко. второму, третьему и четвертому входу узла 9 переноса в млад 1 у ший разряд сумматора подключены соответственно шина 12 условного переноса,шина 13 имитации переноса, шина 14такта. Первая шина 15, вторая 16 третья 17, четвертая 18 управления подключены соответственно к управляющимвходам коммутатора 6 первого операнда, коммутатора 7 второго операнда,коммутатора 5 результата и преобразователя 8 кода.уу Преобразователь 8 содержит элемент И-ИЛИ 19 и элемент НЕ 20, выходкоторого соединен с одним из входовпервого элемента И элемента И-ИЛИ 19,другой вход первого элемента И которого соединен с четвертой шиной 18 уп.равления, которая также подключена кодному из выходов второго элемента Иэлемента И-ИЛИ 19. Вход элемента НЕ20 соединен со входом преобразователя 8 и с другим входом второго элемента И элемента И-ИЛИ 19, выход которого соединен с выходом преобразователя 8 прямого кода в обратный.Узел 9 переноса в младший разрядсумматора содержит первый элемент НЕ21, второй элемент НЕ 22, элемент И23, элемент ИЛИ 24, первый элементИ-ИЛИ 25, второй элемент И-ИЛИ 26, выход которого соединен со вторым входомэлемента И 23 и первым входом первого элемента И второго элемента И-ИЛИ 26, Первый вход элемента И 23 соединен с шиной 12 условного переноса, а выход - со вторым входом элемента ИЛИ 24, на первый вход которого заведена Мшина 13 имитации переноса, а выход соединен с выходом узла 9 переноса., Вход первого элемента НЕ 21 соединен с шиной 14 такта и со вторым входом первого элемента И второго элемента И-ИЛИ 26, а выход - со входом второго элемента НЕ 22 и со вторыми входами вторых элементов И первого и второго элементов И-ИЛИ 25 и 26, Выход второ 890390 8го элемента НГ 22 соединен со вторым входом первого элемента И первого:лемента И-ИЛИ 25, первый вход которого соединен с входом узла 9 переноса. Выход первого элемента И-ИЛИ 25 соединен с первыми входами вторых элемен- тов И первого и второго элементов И-ИЛИ 25, 26. Т, и Т являются шинами записи в РОН и имитации нечетного регистра первого операнда устройства соответственно.Блок 2 местной памяти содержит 1 регистров 27, -27;, общего назначения (1 - четное), коммутатор 28 четных регистров первого операнда, коммутатор 29 нечетных регистров первого операнда, коммутатор 30 четных регистров второго операнда, коммутатора 31 не четных регистров второго операнда, 1 - разрядный регистр 32 адреса первого операнда, (к) - разрядный регистр 33 адреса второго операнда, дешифратор 34, элемент ИЛИ 35, элементы И 36 р -36- первые входы которых соединены с шиной 37 записи в регистры общего назначения, а вторые входыс выходами дешифратора 34 соответствен но, М"1 входов которого соединены с управляющими входами коммутатора 28 . четных регистров первого операнда и коммутатора 29 нечетных регистров первого операнда и с (к) выходами М- разрядного регистра 32 адреса перво" го операнда соответственно, К-тый выход которого соединен с первым входом элемента ИЛИ 35, второй вход которого соединен с шиной 38 имитации нечетного ре ги стра первого операнда, а выход элемента ИЛИ 35 соединен с 1-тым входом дешифратора 34. Вход 1 с-разрядного регистра 32 адреса первого операнда соединен с входом (к)-разрядного регистра 33 адреса второго операнда и со вторым входом блока 2 местнойпамяти, Выходы регистра 33 соединены с управляющими входами коммутатора 32 четных регистров второго операнда и коммутатора 31 нечетных регистров второго операнда, при этом выходынечетных регистров. 2727 27, 27;. общего назначения соединены со входами коммутаторов 29, 31 нечетных регистров первого и второго операндов, выходы четных регистров 27 р, 27, 27, 27;. общего назначения соединены со входами коммутаторов 28, 30 четных регистров первого и второго операнда, выход коммутатора 28 четных регистров первого операнда соединен с первым выходом блока 2 местной памяти, второй выход которого соединен с выходом коммутатора 29 нечетных регистров первого операнда, выход коммутатора 30 четных регистров второго операнда соединен с третьим выходом блока 2 местной памяти, а выход коммутатора 31 нечетных регистров второго операнда соединен с четвертым выходом блока 2 местной памяти, первыйвход которого соединен с информационными входами регистров 27 27;. общего назначения, стробирующйе входыкоторых соединены с выходами элементов1 И 36,-36;При этом следует принять во внимание, что разрядность сумматора 1, первого 3 и второго 4 регистров второгооперанда, регистров 27 -27;, общегов назначения составляет л разрядов.Арифметико-логическое устройстводвухадресной ЦВИ при выполнении операции сложения (вычитания) на и-разрядном сумматоре 1 2 п-разрядных чисел, хранящихся на и-разрядных регистрах 27 р -27;, общего назначения блока2 местной памяти в режиме регистр-регистр, при котором 1 и 1 операндынаходятся в блоке 2 местной памяти, арезультат операции замещают в блоке2 местной памяти.Т операнда, работаетследующим образом.В исходном состоянии на двух смежных регистрах (например, 27 р и 271.,)общего назначения находится 2 п-раз 35рядный .1 операнд, а на двух. другихсмежных регистрах (налример, 27;и27;, ) общего назначения находится2 п-разрядный и 11 операнд, причем40старшие части 2 п-разрядных операндовнаходятся в регистрах с четными адресами (например, 27 и 27;), а младшие части операндов - в регистрах снечетными адресами (например, 27,27;). Выполнение операции начинаетсяфф с приема в блок 2 местной памяти по,информационной магистрали 10 адреснойчасти командного слова.К-разрядная адресная часть командного слова, принятая по информационнойЖ магистрали 10 из основной памяти и определяющая адрес 1 операнда и результата операции команды сложения (вычитания) помещается в 1-разрядный регистр32 адреса .1 операнда. Поскольку стар 5 шая часть 2 п-разрядного 1 операнда находится всегда в регистре общего назначения с четным адресом, то М-разряд"ная часть командного слова, определяю(К-,1)-разрядная адресная часть командного слова, определяющая адресоперанда помещается в (1-1) разрядный регистр 33 адресаоперанда,Поскольку управляющие входы коммутаторов 28-31 нечетных и четных регистров первого и второго операндов освязаны только с 1-1 выходами регистров 32 и 33 адреса 1 и И операнда(без учета младшего разряда), то одновременно на выходе коммутатора 28четных регистров первого операнда икоммутатора 29 нечетных регистровпервого операнда будут присутствоватьстаршая и младшая части, соответственно, 2 п-разрядного Т операнда,а на выходе коммутатора 30 и на выходе коммутатора 31 будут присутство-:вать старшая и младшая части, соответственно, 2 п-разрядногооперанда. Если операция сложения (вычитания)выполняется не в режиме регистр-Регистр, а в режиме память-регистр,т.е.операнд выбирается не из блока 2 местной памяти, а из основной памяти, то старшая и младшая части 2 празрядногооперанда в начале операции принимаются по информационноймагистрали 10 из основной памяти ипомещаются в первый 3 и второй 4 ре гистры второго операнда.Таким образом, перед выполнением35непосредственно сложения (вычитания)на сумматоре 1 старшая и младшая части 2 п-разрядного Т операнда находятся на первом и втором выходе местнойпамяти а значит и на втором и третьФ40ем входам коммутатора 6 первого операнда, старшая и младшая части 2 празрядного П операнда находятся натретьем и четвертом (в случае режимарегистр-регистр) или на первом и вто 45ром (в случае режима память-регистр)входах коммутатора 7 второго операнда.На первом входе коммутатора 6 присутст вует и нфор маци я специ ал ьных ре ги стров, поступающая по информационной ма, гистрали 11 и служащая для выполнения 5 Вопераций с содержимым специальных регистров.Выполнение операции сложения (вычитания) 2 п-разрядных чисел начинается со сложения (вычитания) младШих 55мчастей этих. чисел. При этом по первоишине 15 управления в коммутатор 6 поступает код, который осуществляет под 0 10ключение к выходу коммутатора 6 ин" формации, присутствующей на третьем входе коммутатора 6, т.е. младшую часть 1 операнда. По второй шине 16 управления в коммутатор 7 поступает код, который осуществляет подключение к выходу коммутатора 7 информации, присутстэующей на четвертом входе коммутатора 7, если операция сложения(вычитания) выполняется в режиме регистр-регистр. Если операция сложения(вычитания) выполняется в режиме память-регистр, то по второй шине 16 управления поступает код, который осу" ществляет подключение к выходу комму", татора 7 информации второго регистра 4 второго операнда, присутствующей на втором входе коммутатора 7.Младшая часть первого операнда из коммутатора 7 передается на первый вход сумматора 1, а при поступлении управляющего кода по четвертой шине 18 управления младшая часть второго операнда из коммутатора 7 передается на второй вход сумматора 1 прямым кодом через элемент И-ИЛИ 19 (при выполнении операции сложения) или обратным кодом через элемент НЕ 20 и элемент И-ИЛИ 19 (при выполнении операции . вычитания). При выполнении операции сложения данная операция сводится к суммированию на сумматоре 1 кода первого операнда с дополнительным кодом второго операнда. Аппаратно данный процесс реализуется путем сложения кода первого операнда с обратным кодом второго операнда и прибавлением. в сумматоре 1 к данной сумме единицы младшего разряда, подаваемой на дополнительный вход младшего разряда сумматора 1 с выхода узла 9 переноса в младший разряд сумматора. Данный сигнал формируется на элементе ИЛИ 24 путем подачи управляющего сигнала по шине 13 имитации переноса. При выполнении операции сложения по шине 13 имитации переноса данный сигнал не формируется и единица младшего разряда на дополнительный вход младшего разряда сумматора не подается. Дальнейший процесс выполнения операции сложения и вычитания идентичен. Процессч сложения двух кодов младших частеи 21;разрядных операндов на сумматоре 1 закан чи вает ся формированием на выходе сумматора 1, а следовательно, и на выходе коммутатора 5 результата суммирования, а также на выходе переноса из старшего разряда сумматора5 Образовавшаяся младшая часть резуль тата суммирования (вычитания) передается через коммутатор 5 результата посредством управления по третьей шине.17 управления на первый вход блока 2 местной памяти и записывается в регистр общего назначения, хранящий 50 младшую часть первого операнда (в данном примере - регистр 27) При этом, по шине 38 имитации нечетного регистра первого операнда формируется сигнал, который поступает через эле мент ИЛИ 35 на дешифратор 34 и совместно с четным кодом, указанным в М-разрядном регистре 32 адреса пер 11 89039 сигнала переноса (если таковой образуется). Данный сигнал поступает нэ первый вход узла 9 переноса в младший разряд сумматора, а именно на первый вход первого элемента И первого элемента И-ИЛИ 25 и. запоминается в ячейке памяти, которая состоит из первого и. второго элементов НЕ 21 и 22, первого и второго элементов И-.ИЛИ 25 и 26. 1 ОДанная ячейка памяти работает следующим образом.При поступлении импульса по шине 14 такта, длительность которого равна расчетной длительности сложения кодов на. сумматоре.1, элемент И-ИЛИ 26 запоминает состояние своего выходного сигнала, отсутствие сигнала на выходе первого элемента НЕ 21 запрещает срабатывание элементов И элементов И-ИЛИ 25 и 26, входы которых соединены с выходом первого элемента НЕ 21, а сигнал на выходе второго элемента НЕ 22 обеспечивает подачу сигнала с первого входа узла 9 переноса на выход элемента И-ИЛИ 25. По окончании тактового импульса по шине 14 также появляется сигнал на выходе первого элемента НЕ Р 1, который обеспечивает запоминание на элементе И-ИЛИ 25 состояния сигнала, имеющегося на его выходе и передачу этого сигнала на выход элемента И-ИЛИ 26 и на второй вход эле мента И 23. Данный элемент памяти обеспечивает запоминание входного сигнала35 по заднему фронту тактового импульса, поступающего по шине 14 такта, что в данном случае существенно, поскол ьку процесс образования переноса из старшего разряда является асинхронным с длительностью, равной длительносЮ ти всего процесса суммирования на сумматоре 1Ового операнда, дешифрируется на дешифраторе 34 в сигнал, поступающий на второй вход элемента И 36, соответст вующе го выбранному регистру обще го назначения (в данном примере - элемент И 36; ), По шине 37 записи в регистры общего назначения выдается сигнал, который совместно с одним из выходов дешифратора 34 приводит к сра. батыванию соответствующего элемента И 36 и формированию сигнала записи на ст роби рующе м входе сост вет ст вующего регистра общего назначения (в данном примере - регистр 271). Этим заканчивается процесс сложения (вычитания) младших частей 2 л-разрядных чисел. Процесс сложения (вычитания) старших частей 2 п-разрядных чисел начинается с подачи по первой, второй, третьей и четвертой шинам 15-18 управления сигналов, которые обеспечивают подачу на первый вход сумматора 1 старшей части первого операнда, присутствующей на втором входе коммутатора 6, а на второй вход сумматора 1 старшей части второго операнда прямым кодом (в случае операции сложения) или обратным кодом (в случае операции вычитания), находящегося на третьем входе (в случае режима регистр-регистр) или на втором входе (в случае режима память-регистр) коммутатора 7. При этом по шине 12 условного переноса выдается сигнал, который открывает по первому входу элемент И 23 и при наличии переноса, образовавшегося при сложении младших частей операндов, данный перенос через элемент ИЛИ 24 подается на дополнительный вход младшего разряда сумматора 1. Таким образом, перенос, образовавшийся при сложении младших частей операндов, учитывается в процессе сложения старших частей операндов. При окончании процесса суммирования старших частей результата сум,мирования аналогично результату суммирования младших частей операндов через коммутатор 5 поступает на первый вход блока 2 местной памяти и записыт вается на четный регистр общего назначения (в данном примере в регистр 27 О). Отличие заключается в том, что при записи старшей части результата по шине 38 имитации нечетного регистра первого операнда сигнал не выдается и надешифратор 34 поступает четный код регистра 32. Процессом записи старшей части результата операции заканчивается выполнение операции сложения (вычитания) 2 п-разрядных чисел.Процесс выполнения операции сложения (вычитания) и-разрядных чисел аналогичен процессу сложения (вычитания)младших частей 2 п-разрядных операндов.Отличие состоит в том, что первый ивторой операнд могут располагатьсякак в четном, так и нечетном регистрах общего назначения, а значит во1-разрядном регистре 32 адреса первого операнда может быть принят и нечетный код, определяющий адрес первогооперанда.и результата операции, поэтому при записи в регистры общегоназначения результата операции сигналпо шине 38 имитации нечетного регистрапервого операнда на выдается. Крометого, при выполнении операции сложения (вычитания) и-разрядных чисел запоминать перенос из старшего разряданет необходимости, поэтому сигналыпо шинам 12 и 11 в этом случае не выдаются,Предлагаемое арифметико-логическоеустройство позволяет увеличить производительность вычислений за счет параллельной и одновременной выборки и посылки на сумматор первого и второгооперандов из блока местной памяти, атакже за счет возможности аппаратнойреализации операций с удвоенной разрядностью на и-разрядном сумматоре,Параллельная и одновременная выборкадвух операндов позволяет уменьшить35время выполнения операции типа сложения (вычитания) для формата регистррегистр в 1,5-2 раза. Аппаратная реализация операций типа сложения (вычитания) с удвоенной разрядностью на40и-разрядном сумматоре может обеспечить повышение быстродействия для таких операций в 10-12 раз.Формула изобретения1. Арифметико-логическое устройство двухадресной ЦВМ, содержащее сумматор, блок местной памяти, первый и второй регистры второго операнда, коммутато- Ж ры результата, первого и второго операндов, преобразователь прямого кода в обратный; причем выход коммутатора первого операнда соединен с первым входом сумматора, второй вход которо- .55 го соединен с выходом преобразователя прямого кода в обратный, информационный вход которого соединен с выходом коммутатора второго операнда, первый и второй информационные входы которого соединены с выхвдамй первого и второгорегистров второго операнда соответственно, первый информационный вход коммут ат ора первого операнда соединен с и нформац ион ной маги страл ью первого операнда устройст ва, первая, вторая, третья шины управления коммутаторов и шина управления работой преобразователя прямого кода в обратный устройства соединены с управляющими входами коммут ат оров перво го операнда, вт орого операнда, результата и преобразователя прямого кода в обратный соответственно, отли чающее ся тем, что, с целью повышения быстродействия, устройство содержит узел переноса вмладший разряд сумматора, первый входкоторого соединен с выходом переноса из старшего разряда сумматора, дополнительный вход младшего разряда которого соединен с выходом узла переноса в младший разряд сумматора, второй,третий и четвертый входы узла переноса соединены с шинами условного переноса,имитации переноса и такта устройства соответственно, выход сумматора соединен с информационным вхо-, дом коммутатора результата, выход которого соединен с первым информационным входом блока местной памяти, второй информационный вход которого соединен с входами первого и второго регистров второго операнда и информационной маги страл ью второго операнда устройства, первый, второй, третий и четвертый выходы блока местной памятисоединены со вторым и третьим информационными входами коммутатора первого операнда и третьим и четвертым инфор" мационными входами коммутатора второго операнда соответственно, а первый и второй входы управления блока местной памяти подключены к шинам записи в регистры и имитации нечетного регистра первого операнда устройства соот вет ст ве нно.2. Устройство по и. 1, о т л ич а юще е ся тем, чтоблокместной памяти содержит 1 и-разрядных регистров общего назначения (1 = 1, 2,2", 1 с = 1, 2, 3, , и), коммутаторы четных и нечетных регистров первого и второго операндов, К-оазрядный регистр адреса первого операнда, (1-1)-разрядный регистр адреса второго операнда, дешифратор, элемент ИЛИ и 1 элементов И, первые вхо"15 89 ды которых соединены с первым входом управления блока, а вторые входы - с выходами дешифратора соответственно, (М) входов которого соединены суп- равляащими входами коммутаторов нечетных и четных регистров первого опе-: ранда и с 0 с) выходами 1 с-разрядного регистра адреса первого операнда соответственно, М-й выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен со вторым входом управления блока, а выход соединен с М-м входом деаифратора, выходы (к)-разрядного регистра адреса второго операнда соединены с управляющими входами коммутаторов нечетных и четных регистров второго операнда соответственно, выходы нечетных регистров общего назначения блока соединены со входами коммутаторов нечетных регистров первого и второго операндов соответственно, выходы четных регистров общего назначения соединены со входами коммутаторов четных регистров первого и второго опе" рандов соответственно, выход коммутатора четных регистров первого опе" 0390 16ранда соединен с первым выходом блока,второй выход которого соединен с выходом коммутатора нечетных регистровпервого операнда, выход коммутатораетных регистров второго операнда соединен с третьим выходом блока, четвертый -выход которого соединен с выходомкоммутатора нечетных регистров второгооперанда, первый информационный входблока соединен с информационными.входами регистров общего назначения, управляющие входы которых соединены свыходами элементов И смтветственно,второй информационный вход блока соединен с входами М-раэрядйого регистраадреса первого операнда и 0 с)-разрядного регистра адреса второго операнда,Источники информации,.принятые во внимание при экспертизе1. Флорес А. Организация вычислительных машин. "Мир", 1972, с, 418, рис. 11.4.12. Хассон С. Микропрограммное уп.равление".Мир", вып. 2, 94, с. 144- 168, рис. 8. 1., 8.2, 8.9 (прототип).