Арифметико-логическое устройство

Союз СоветскикСоциалистическикРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 11943709(51)М. Кл, С 06 Г 7(38 с присоепинением заявки3 ЬЮдарсжеы 6 квинтет СОВР до деаам изобретений н открытийДата опубликования описания 15 . 07. 82 П.И,Цивйин, А.А,Солохин, А. В.филин, А.НКаб;йтевекмйи Е. Н. ФилиновтФ(72) Авторы изобретения Институт электронных управляющих маши а(5 Й) АРИфМЕТИКО-ЛОГИЧЕСКОЕ УСТРО 1 СТВО 1Изобретение относится к цифровой вычислительной технике и может быть использовано при проектировании арифметика-логических устройств малых ЭВМ,Малые ЭВМ часто не содержат всистеме команд операций умножения, деления, сдвигов на большое число разрядов, нормализации, что приводит к значительному увеличению времени выполнения программ, включающих ука" ц, занные операции, Для повышения производительности комплексов на базе малых ЭВМ в их состав включается специальный вычислитель, аппаратно выполняющий указанные выше операции. Известно устройство для умножения. и деления, содержащее блок синхронизации, блок управления, элементы И, первый и второй регистры операндов, 2 о сумматор, буферный регистр,:.блок фиксации положения запятой, счетчик циклов, блок анализа операндов, эле- менты ИЛИ, два триггера 2Такое устройство не может выполнять такие операции, как сдвиг инормализация операндов.Известно арифметическое устройство, содержащее регистр первогооперанда, регистр второго операнда,регистр-накопитель, блок формирования знака результата и признакапереполнения, регистр результата,регистр знака операндов, шину управления, три блока Формирования позиционного признака непозиционного кода, блок умножения, блок деления,блок сдвига, регистр признака переполнения 2.3,Недостатком этого устройства является большой объем оборудования.Наиболее близким к изобретениюявляется арифметико-логическое устройство, содержащее регистры операндов, блок распространения переносовполусумматор, коммутаторы, блок эле"ментов И, регистр результата и блок .управления 13 Д,709ной шине данных устройства и входутретьего регистра, выход которогоподключен к второму входу сумматоравычитателя, входная шина данных устройства подключена к пятому входуданных третьего коммутатора и входурегистра циклов,На чертеже изображена блок-схемаарифметико-логического устройства,Устройство выполнено следующим образом. Выход 1 регистра 2 подключенк входу 3 данных коммутатора 4, входу5. данных коммутатора 6, входу 7 программируемой логической матрицы 8,входу 9 программируемой логическойматрицы 10, Выход 11 коммутатора бсоединен с выходной шиной 12 данныхустройства, входом 13 регистра 14,входом 15 сумматора-вычитателя 16,входом 17 программируемой логическойматрицы 8. Выход 18 регистра 14 соединен с входом 19 сумматора-вычитателя16, входом 20 программируемой логической матрицы 8. Выход 21 сумматоравычитателя 16 соединен с входом 22данных коммутатора 4, входом 23 данных коммутатора 24, входом 25 программируемой логической матрицы 8, входом 26 программируемой логическойматрицы 10. Выход 27 коммутатора 4соединен с входом 28 регистра 2. Выход 29 коммутатора 24 соединен с входом 30 регистра 31, выход 32 которого соединен с входом 33 данных коммутатора б, входом 34 данных коммутатора 24, входом 35 программируемой логической матрицы 8, входом 36программируемой логической матрицы10, входная шина 37 данных соединенас входом 38 коммутатора 6, входом 39регистра 40 цикловВход 39 регистра40 циклов соединен также с выходом41 программируемой логической матрицы 42, вход 43 которой соединен свыходом 44 регистра 40 циклов, входом 45 данных коммутатора б, входом46 программируемой логической матри"цы 8, входом 47 программируемой логической матрицы 10, Выход 48 программируемой логической матрицы 8соединен с входом 49 регистра 50 сло.ва состояния, выход 51 которого соединен с входом 52 программируемойлогической матрицы 8, входом 53 программируемой логической матрицы 1 Ои входом 54 данных коммутатора б.Вход 55 программируемой логическойматрицы 10 соединен с шиной 56 адре-,са устройства и входом 57 прогрдмЭто устройство не обладает достаточным быстродействием при егоиспользовании для выполнения многотактных сдвигов,Целью изобретения является повышение .быстродействия устройства.Цель достигается тем, что в арифметико-логическом устройстве, содержащем первый, второй и третий регист.ры, первый, второй и третий коммутаторы, сумматор-вычитатель и блокуправления, содержащий регистр словасостояния, регистр циклов и регистропераций, выход сумматора-вычитателяподключен к первым входам данных 15первого и второго коммутаторов, выходы которых соединены с входами пер.вого и второго регистров соответственно, выход первого регистра подключен к первому входу данных третьего коммутатора, второй и третий входыданных которого подключены к выхоцам регистра слова состояния и регистра циклов блока управления соответственно, выход третьего коммутатора подключен к первому входусумматора-вычитателя, блок управления содержит первую, вторую и третью программируемые логические матрицы, входы первой из которых подклю 30чены .к выходам регистра слов состоя.ния, регистра циклов., сумматора-аычитателя, первого и второго регистров, регистра операций и к шине адреса устройства, выходы первой программируемой логической матрицы подключены к входам управления сумматора-вычитателя, первого, второго итретьего коммутаторов и входу регистра операций, входы второй программируемой логической матрицы подключены .4 вк выходам первого, второго и третьего регистров, сумматора-вычитателя,третьего коммутатора, регистра циклов, регистра слова состояния и регистра операций и к шине адреса устройства, а выход соединен с входомрегистра слова состояния, входы третьей программируемой логической матрицы подключены к выходу регистра операций и выходу регистра циклов, авыход соединен с входом регистра циклов, выход второго регистра подключенк четвертому входу данных третьегокоммутатора и второму входу данныхвторого коммутатора, второй вход данных первого коммутатора подключен квыходу первого регистра, выход тре)тьего коммутатора подключен к выход"5 9437мируемой логической матрицы 8. Выходы 58-62 программируемой логической матрицы 10 соединены соответственно с.входом управления.63 сумматора-вычитателя 16, входом управления 64 коммутатора 4, входом управления 65 коммутатора 24, входом управления 66 коммутатора 6, входом67 регистра 68 операций, выход 69 которого подключен к входу 70 программируемой логической матрицы 10, входу 71 программируемой логической матрицы 8 и входу 72 программируемойлогической матрицы 42, Программируемые логические матрицы 8, 10 и 42 15и регистры 40, 50 и 68 образуютблок 73 управления,Данное устройство подключается кцентральному процессору ЭВМ на правах внешнего устройства с помощьюуниверсальной магистрали связи, 8наборе линий магистрали связи имеются шина адреса и шина данных. Центральный процессор устанавливает нашине адреса магистрали связи адресрегистра и производит с ним обменинформацией по шине данных.Работа устройства на примере вы- .полнения наиболее часто используемой операции в программах с плавающей запятой - операции нормализациичисла.На шине 56 адреса устанавливается адрес регистра 2, а на входнойшине 37 данных - операнд, при этомпрограммируемая логическая матрица35. 1 О Формирует на своих выходах 61,58 и 59 управляющие сигналы, настраивающие коммутатор 6, сумматор-вычитатель.16 и коммутатор 4 соответственно на пропуск информации с входнойшины 37 данных на вход 28 регистра2, где происходит ее запоминание.На шине 56 адреса устанавливаетсяадрес регистра 31, а на входной шине37 данных - операнд. Программируемая45логическая матрица 10 формирует насвоих выходах 61, 58 и 59 управляющиесигналы, настраивающие коммутатор6, сумматор-вычитатель 16 и коммутатор 24 соответственно на пропускинформации с входной шины 37 данныхна вход 30 регистра 31, где происходит запоминание информации. Таким образом регистр 2 содержит младшую частьчисла, а регистр 31 - старшую частьчисла, Затем на шине 56 адреса устанавливается адрес операции, подлежащей исполнению (в данном случае опе" 09 6рации нормализации). Программируемая логическая матрица 10 формирует на своем выходе 62 признак операции нормализации, который запоминается в регистре 68 операций. Программируемая логическая матрица 8 в соответствии с содержимым регистров 2 и 31, а также адресом выполняемой операции формирует на своем выходе 48 код, который запоминается в регистре 50 слова состояния. Регистр 40 циклов сбрасывается в ноль. В результате установки на выходе 69 регистра 68 признака операции нормализации программируемые логические матрицы 10, 8 и 42 через входы 70, 71 и 72соответственно настраиваются на выполнение алгоритма нормализации числа. При этом на выходах 59 и 60 программируемой логической матрицы 10 формируются управляющие сигналы, обеспечивающие сдвиг информации, поступающей на входы 3 и 34 коммутаторов 4 и 24 соответственно на один разряд влево. Сдвинутая информация поступает непосредственно с выходов коммутаторов 4 и 24 на соответствующие входы 28 и 30 регистров 2 и 31, где запоминается. Описанный процесс сдвига информации в регистрах 2 и 31 продолжается до тех пор; пока число не признано нормализованным. После каждого сдвига информации в регистрах 2 и 31 программируемая логическая матрица 8 производит анализ состоя - ния разрядов этих регистров и подготавливает на выходе 48 соответствующий код, который запоминается в регистре 50. На вход 43 программируемойлогической матрицы 42 после сдвига операнда поступает, информация о текущем состоянии регистра 40 циклов,на основании которой (а также с уце.том признака выполняемой операции,поступающего на вход 72) на выходе41 программируемой логической матрицы 42 формируется код нового состояния регистра 40 циклов, представляющий собой число произведенныхсдвигов. В момент времени, когда чис.ло становится нормализованным,программируемая логическая матрица 8формирует признак кбнца операции,.производится сброс регистра 68 Операций в исходное состояние. Таким Образом, после выполнения устройствОмоперации нормализации регистры 2 и 31 содержат нормализованный операнд (мантиссу числа), регистр 40 циклов9437 40 Формула изобретения информацию о количестве произведенных сдвигов, регистр 50 слова сост.ояния содержит информацию о текущем состоянии регистров 2 и,31. При выполнении устройством операций. сдвига, умножения и деления загрузка операндов в регистры 2 и 31 производится аналогично изложенному. При выполнении операции деления (умножения) делитель (множимое) заносится непосредствен но с выхода 11 коммутатора 6 в регистр 14, который сохраняет записан" ный код числа в процессе выполнения операции. Управление вычислительным процессом в ходе выполнения операций 15 производится так же, как и при выполнении операции нормализации, программируемыми логическими матрицами 8, 10 и 42,в соответствии с признаком операции, записанным в регистре 20 68 операций. Наличие в устройстве возможности непосредственной передачи информации с выходов регистров 2 и 31 на соответствующие им входы 3 и 34 коммутаторов 4 и 24 соответственно 25 позволяет с максимальным быстродействием (минуя коммутатор 6 и сумматор-выцитатель 16) осуществлять реверсивные сдвиги информации в регистрах 2 и 31, что особенно важно при выполнении операций сдвигй и нор мализации.Введение в блок управления программируемых логических матриц позво ляет осуществлять гибкое управление вычислительным процессом, существенно увеличивает быстродействие устройства за счет создания одноступенчатых логических структур. Арифметико-логи чес кое устройст во, содержащее первый, второй и третий регистры, первый, второй и третий коммутаторы, сумматор-выцитатель и блок управления, содержащий регистр слова состояния, регистр циклов и регистр операций выход сумматора-вычитателя50 подключен к первым входам данных первого и второго коммутаторов, выходы которых соединены с входами первого и второго регистров соответственно, выход первого регистра подключен к первому входу данных третьего ком 09 8мутатора, второй и третий входы данных которого подключены к выходамрегистра слова состояния и регистра циклов блока управления соответственно, выход третьего коммутатораподключен к первому входу сумматоравычитателя, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия, блок управления содержитпервую, вторую и третью программируемые логические матрицы, входы.первой из которых подключены к выходамрегистра слова состояния, регистрациклов, сумматора-вычитателя, первого и второго регистров, регистра операций и к шине адреса устройства,выходы первой программируемой логической матрицы подключены к входамуправления сумматора-вычитателя, первого, второго и третьего коммутаторов и входу регистра операций, входывторой проГраммируемой логическойматрицы подключены к выходам первого,второго и третьего регистров, сумматора-вычитателя, третьего коммутатора, регистра циклов, регистра словасостояния и регистра операций и кшине адреса устройства, а выход соединен с входом регистра слова состояния, входы третьей программируемойлогической матрицы подключены к выходу регистра операций и выходу регистра циклов, а выход соединен свходом регистра циклов, выход второгорегистра подключен к цетвертому входуданных третьего коммутатора и второму входу данных второго коммутатора,второй вход данных первого коммутатора подключен к выходу первого регистра, выход третьего коммутатора подключен к выходной шине дайных устройства и входу третьего регистра, выход которого подключен к второму входу сумматора-вычитателя; входная шина данных устройства подключена кпятому входу данных третьего коммутатора и входу регистра циклов.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРй 600555, кл. С 06 Р 7/52, 1975.2. Авторское свидетельство СССРЕ 601689 у кл. 6 06 Г 7/38, 1975.3. Авторское свидетельство СССРИ 648979, кл. 0 06 Г 7/38, 197593709 Составитель В. Березкинедактор М.Дылын Техред И, Гайду Корректор Л,Бокщан илиал ППП Патент , гжгород, ул, Проектна 51 0 55 Тираж ВНИИПИ Госуд по делам 113075, Москрственного козобретений иа ф 35 Раущ Подписноеитета СССРткрытийкая наб., д.