Арифметико-логическое устройство

ОПИСАЛИ ИЗОБРЕТЕИК К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 61) Дополнительное к авт. свид-ву22) Заявлено 0206.76 (21) 2367316/18 с присоединением заявкисударственный комитет СССР о дедам изобретений и открытийПриоритет Опубликовано 250279. Бюллетень ата опубликования описания 250 2) Авторы изобретени А.А. Солохин и А.В. Филин нститут .электронных управляющи шин) АРИФМЕТИ 1 О-ЛОГИЧЕСКОЕ УСТРОЙСТВ 0 иИзобретение относится к вычислительной технике и может найти применение при построении специализирован ных вычислительных устройств.Известны арифметико-логические устройства, позволяющие производить суммирование операндов и формировать различные логические функции двух переменных 111. Недостатком таких устройств является невозможность выполнения сложения операнда с удвоенным другим операндом, а также сдвигов результата. Наиболее близким к предлагаемому является арифметико-логическое устройство, содержащее регистры первого и второго операндов, блок распространения переносов, полусумматор и первый логический коммутатор, входы разрядов которого соединены с выходами прямого и инверсного значений разрядов регистров первого и второго операндов, первый выход каждого разряда первого логического коммутатора соединен со входом соответствующего разряда блока распространения переносов, выходы разрядов которого соответственно подключены ко входам разрядов полусумматора 121. В известном устройстве не выполняются арифметические операции со сдвигом в одном цикле, не выполняются предварительные сдвиги одного иэ операндов и арифметические операции в одном цикле и устройство не имеет дополнительного входа для выполнения коррекции результата, которая необходима при завершении операции деления. Все это ограничивает быстродействие устройства при выполнении операций умножения и деления,Целью изобретения является увел чение быстродействия устройства при выполнении операций умножения и деления. Для достижения этой цели в устрой ство введены второй, третий и четвер тый логические коммутаторы, блок эле ментов И и регистр результата, причем первый и второй выходы первого логического коммутатора поразрядно соединены с первым и вторым входами второго логического коммутатора, третий вход которого поразрядно соединен с выходом блока элементов И, выходы разрядов второго логического коммутатора соединены с другими входами разрядов блока распространения переносов и полусумматора, выход ко 6 48079торого поразрядно соединен со входами третьего и четвертого логическихкоммутаторов, выходы которых соецинены со входами соответственно регистра второго операнда и регистра результата, выход регистра результата поразрядно соединен со входомблока элементов И,Поставленная цель достигаетсятакже тем, что каждый разряд первогологического коммутатора содержитсемь элементов И и два элемента ИЛИНЕ, причем входы первого элемента ИЛиНЕ подключены к выходам первого, второго и третьего элементов И и входуинверсного значения данного разрядапервого операнда, а выход - к первомувыходу первого логкческого коммутатора, входы второго элемента ИЛИ-НЕподключены к выходам четвертого, пятого, шестого к седьмого элементов И.а выход - ко второму выходу первогологического коммутатора, первые входы первого и шестого элементов И подключены ко входу инверсного значенияданного разряда второго операнда,второго и пятого элементов И - ка вхаду прямого значения данного разрядавторого операнда, третьего элемен.та И - ко входу инверсного значенияпредыдущего разряда второго операнда,четвертого элемента И - ко входу прямого значения данного разряда первого операнда, седьмого элемента И -ко входу прямого значения прецыдущегаразряда второго операнда, вторые входы первого - седьмого элементов Исоединены с соответствующими управляющими шинами; каждый разряц второгологического коммутатора содержит элемент И и элемент ИЛИ-НЕ, выход которого подключен к выходу второго лагическога коммутатора, а входы - кавторому входу логического коммутатора и выходу элемента И, входы которого соединены с первым и третьимвходами второго логического коммутатора. На фиг. 1 изображена структурнаясхема арифметика-логическага устрой.ства; на фиг, 2 - логическая схемаодного разряда первого и второго логических коммутаторов, а также блока элементов И,Арифметика-логическое устройствосодержит регистр 1 первого операнда,регистр 2 второго операнда первыилогический коммутатор 3, второйлогический коммутатор 4, блок 5. распространения переносов, полусумматор 6, регистр 7 результата, блокэлементов И 8, третий логическийкоммутатор 9, четвертый логическийкоммутатор 10, первые выходы 11 разрядов первого логического коммутатора 3, вторые выходы 12 разрядов перного логического коммутатора 3, первые входы 13, вторые входы 14, третьвходы 15 разрядов второго логического коммутатора 4, первые входы 16и вторые входы 17 разрядов блока 5распространения переносов, первыевходы 18 разрядов полусумматора б,вторые входы 19 разрядов полусумматора б,Каждый разряд первого логическогокомму"атора 3 содержит элементы И 20+22 элемент ИЛИ-НЕ 23, элементы И 24";27, элемент ИЛИ-НЕ 28.Каждый разряд второго логическогокоммутатора 4 содержит элемент И 29и элемент ИЛИ-НЕ 30.В каждом разряде блока логическихэлементов И 8 содержится элемент ИНЕ 31.Устройство выполнено следующим образом,Устройство имеет регистр 1 первогооперанда 1 и регистр 2 второго операнда. Выходы прямого и инверсного значений каждОГО разряда этих регистров соединены с соответствующими входами первого логического коммутатора3. Первый логический коммутатор 3имеет для каждого разряда два входа.Выходы 13 первого логического коммутатора 3 соединены со входами 14 второго логического коммутатора 4 и входами 16 блока 5 распространения переносов, Выходы 12 первого логическогокоммутатора 3 подключены к входам 13второго логического коммутатора 4.Выходы каждого разряда второго логического коммутатора 4 подключены кавходам 17 блока 5 распространенияпереносов и входам 19 полусумматора 6.Выходы блока 5 распространения переносов подключены к входам 18 полусумматора б. Выходы каждого разряда полусумматора б соединены со входамитретьего и четвертога логических коммутаторов 9 и 10. Выходы третьеголагичес.(ого коммутатора 9 подключеныка входам регистра 2 второго операнда, а выходы четвертого логическогокоммутатора 10 подключены ко входамрегистра результата 7. Выходы регистра результата 7 через блок 8 логических элементов И подключены к входам 15 второго логическога коммутатора 4.Один разряд первого логическогокоммутатора 3 сацержит в каждом разряде семь элементов И 20, 21, 22, 24,25, 26 и 27 два элемента ИЛИ-НЕ 23 и28 и имеет шесть информационных входов 32-37, 138 - оцин из входов бло ка 8 элементов И), семь управляющихшин 39-45 и два выхода 11 и 12.Информационные входы 32-37 первого логического коммутатора 3 подключены к соответствующим выходамрегистров 1 и 2 первого и второгооперандов, Вход 32 инверсного значения данного разряда первого операндаподключен к первому входу элемента ИЛИ-НЕ 23. Вход 33 инверсного значения данного разряда второго операн 65 да подключен к входам элементов И 20и 26, Вход 34 прямого значения данного разряда второго операнда подключен к входам элементов И 21 и 24,Вход 35 инверсного значения предыдущего разряда второго операнда подключен к элементу И 22, Вход 36 пря 5мого значения данного разряда первого операнда Йодключен к входу элемента И 24. Вход 37 прямого значенияпредыдущего разряда второго операндаподключен ко входу элемента И 27. 1 ОКаждая управляющая шина 39-:45 первогологического коммутатора 3 подключенако второму входу соответствующегоэлемента И 20, 21, 22, 24, 25, 26,27, Выходы элементов И 20, 21 и 22 15подключены ко входам элемента ИЛИНЕ 23. Выходы элементон И 24-2под, -ключены ко входам элемента ИЛИ-НЕ 28.Выход элемента ИЛИ-НЕ 23 подключен к первому выходу 11 первого логического коммутатора 3, Выход элемента ИЛИ-НЕ 28 подключен ко второмувыходу 12 первого логического коммутатора 3. Один разряд второго логического коммутатора 4 включает нсебя элемент И 29 и элемент ИЛИ-НЕ 31.Первый и третий входы 13 и 15 второго логического коммутатора 4 подключены ко входам элемента И 29. Второйвход 14 нторого логического коммутатора 4 подключен к входу элемента ИЛИ НЕ 30, Выход элемента И 29 подключенк другому входу элемента ИЛИ-НЕ 30,выход которого подключен к выходувт;1 рого логического коммутатора 4.Каждый разряд блока 8 элементов И 35представляет собой элемент И-НЕ 31,первый вход которого соединен со входом 38 прямого значения данного разряда результата, а второй вход подключен к управляющей шине 46,40Устройство работает следующим образом.В регистр 1 первого операнда ирегистр 2 второго операнда помещаются операнды: прямое и инверсное значение каждого разряда операндов пос- фтупают на соответствующие входы пер"ного логического коммутатора 3 (входы 32-37) и над ними выполняютсяфункции, определяемые управляющимисигналами, поступающими по управляющим шинам 39-45. В результате этогона первых выходах 12 первого логического коммутатора 3 формируется коньюнкция либо прямых значений операндов, либо конъюнкция инверсного значения первого и прямого значениявторого операндов одноименных разрядов, либо конъюнкция прямого значения второго операнда и прямого значения операнда на разряд младше рассматриваемого, либо логический нуль.Так же, в зависимости от управляющих сигналов, на вторых выходах 12первого логического коммутатора 3формируется конъюнкция либо инверсных значений операндов, либо прямо- бб го значения первого операнда и инверсного значения второго, либо коньюнкция инверсного значения первогооперанда на один разряд младше рассматриваемого и инверсного значениязторого операнда данного разряда,либо логическая единица.Выходные сигналы на выходах 11 и12 первого логического коммутатора3 поразрядно поступают на первые ивторые входы 13 и 14 второго логического коммутатора 4. На третьи входы 15 второго логического коммутатора 4 поступают сигналы с выходов блока 8 элементов И. Когда производятсяоперации над операндами, хранящимисяв регистрах 1 и 2 первого и второгооперандов, блок 8 элементон И закрыт.Второй логический коммутатор 4 осуществляет дизъюнкцию первых и вторых входов 13 и 14.Таким образом, при закрытом состоянии блока 8 элементов И в зависимости от управляющих сигналов науправляющих шинах первого логического коммутатора 3, на выходах каждогоразряда второго логического коммутатора 4 образуются либо сумма по модулю 2 соответствующих разрядов, либофункция эквивалентности соответствующих разрядов, либо сумма по модулю 2значения разряда первого операнда наединицу младше рассматриваемого изначения второго операнда рассматриваемого разряда, либо логический нуль.Выходные сигналы с первых11 первого логического коммутатора3 и выходные сигналы второго логического коммутатора 4 поступают на входыблока 5 распространения переносов,Выходные сигналы блока 5 распространения переносов поступают на первыевходы полусумматора б. На вторые входы полусумматора 6 поступают сигналысо второго логического коммутатора 4.В этом блоке над ними производитсялогическая операция сложение помодулю 2 и на выходах образуютсясигналы суммы.Сигналы с выходов палусумматора бпоступают на входы третьего и четвертого логических коммутаторов 9 и10. В третьем логическом коммутаторе входные сигналы передаются на выход либо без сдвига, либо со сдвигом,на один разряд влево, либо со сдвигом на два разряда вправо. С выходатретьего логического коммутатора 10сигналы поступают на вход регистра 2второго операнда,Рассмотрим выполнение операциисложения первого операнда с удвоенным вторым операндом и са сдвигом результата на дна разряда вправо. Этаоперация, как и операции сложения иливычитания операндов со сдвигом результата на два разряда вправо, являетсяосновой для реализации умножения пометоду умножения на два разряда одновременно.В регистры 1 и 2 первого операнда и второго операнда заносятся слагаемые. Управляющие сигналы, подаваемые на первый логический коммутатор 3, настраивают его так, что на первых его выходах 11 образуется конъюнкция прямого кода первого операнда и прямого кода второго операнда, сдвинутого на один разряд влево, а на вторых выходах - конъюнкция инверсного кода первого операнда и инверсного кода второго операнда, также сдвинутого на 3 О один разряд влево.Для выполнения таких Функций управляющие сигналы уровня логической единицы подаются на управляющие шины 41, 42 и 45. На другие управляю щие шины (39,40,43 и 44) подаются сигналы логического нуля". Элементы И-НЕ 31 закрыты управляющим сигналом на управляющей шине 46 и на выходах второго логического коммутатоЮ ра, поразрядно образуется фсумма по моцулю 2 удвоенного первого операнда и второго операнда, Сигналы с первых выходов 11 первого логического коммутатора 3 и с выходов второго логического коммутатора 4 поступают 25 на блок 5 распространения переносов, В этом блоке образуются сигналы переноса, которые на полусумматорах б складываются по .модулюс сигналами с выходов второго логического 30 коммутатора 4 и образуют сумму Третий логический коммутатор 9 осуществляет сдвиг кодов с выходов полу- сумматора б на два разряда вправо и результат поступает на вход регистра 35 второго операнда 2.Аналогично выполняются операции сложения и вычитания со сдвигом на два разряда вправо. Они отличаются от предыдущей только набором управляющих сигналов первого логического коммутатора 3.Операция сложения и вычитания над операндами в первом и втором регистрах 1 и 2 со сдвигом результата на один разряд влево, па которых оснонано выполнеие деления, отличаются от предыдущих набором управляюших сигналов на третьем логическом коммутаторе 9.При реализации деления в дополни тельных кодах возникает необходимость произвести в конце выполнения коррекцию результата - прибавить единицу в младший разряд результата., При выполнении коррекции содержимого регистра результата 7 управляющие сигналы, подаваемые на первый логический коммутатор 3, настраивают его так, что на его первых выходах Формируются сигналы логического "нуля, а на вторых выходах - логическойединицы, блок 8 элементов И 8 открывается и на выходах второго логического коммутатора 4 появляется код корректируемого числа, Коды на первых выходах первого логического б 5 коммутатора 3 (логический нуль) и на выходах второго логического коммутатора 4 (код корректируемого числа) эквивалентны сложению корректируемого числа с нулем. На вход переноса в младший разряд блока 5 распрстранения переноса подается корректиру 1 ощая единица и на выходах полусумматора б появляется корректированное число, которое, пройдя через четвертый логический коммутатор 10, поступает в регистр результата 7.Таким образом, введенные схемные изменения позволяют выполнять эа одну операцию (один цикл работы устройства) следующую цепочку преобразований инФормации: сдвиг одного операнца на один разряд, сложение второго операнда с результатом сдвига первого операнда и сдвиг результата сложения.Для подобного преобразования инФормации в прототипе необходимо выполнить три операции, т,е, три раза пропустить обрабатываемую инФормацию через устройство,Таким образом, в данном устройстве повышается быстродействие при выполнении операций умножения и деления.Формула изобретения1, АриФметико-логическое устройство, содержащее регистрь 1 первого ивторого операндов, блок распространения переносов, полусумматор и первыйлогический коммутатор, входы разрядовкоторого соединены с выходами прямого и инверсного значений разрядов регистра первого и второго операндов,первый выход каждого разряда первогологического коммутатора соединен совходом соответствующего разряда блока распространения переносов, выходы разрядов которого соответственно подключены ко входам разрядов полусумматора, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства при выполнении операций умножения и деления, в него введены второй, третий и четвертый логические коммутаторы, блок элементов И и регистр результата, причем первый и второй выходы -ервого логического коммутатора по 1 изрядно соединены с первым и вторым входами второго логического коммутатора, третий вход которого поразрядно соединен с выходом блока элементов И, выходыразрядов второго логического коммутатора соединены с другими входами разрядов блока распространения переносов и полусумматора, выход которого поразрядно соединен со входами третьего и четвертого логи веских коммутаторов, выходы которых соединены со входами соответственно регистра второго опе" ранда и Регистра результата, выход10 64 Я 970 Я Ул 1 В, Березкинбурка КорректорПодписное Василина аж 7/9 ственно бретение -35 Ра комитета СССРи открытийская наб. д. 4 5 РПП Патент, г. Ужгород, ул. Проектная или регистра результата поразрядно соединен со входом блока элементов И,2. Устройство по п,1, о т л ич а ю щ е е с я тем, что каждый разряд первого логического коммутатора содержит семь элементов И и два элемента ИЛИ-НЕ, причем входы первого элемента ИЛИ-НЕ подключены к выходам первого, второго и третьего элементов И и входу инверсного значения данного разряда первого операнда, а выход к первому выходу первого логического коммутатора, входы второго элемента ИЛИ-НЕ подключены к выходам четвертого, пятого, шестого и седьмого элементов И, а выход - ковторому выходу первого логического коммутатора, первые входы первого и шестого элементов И подключены ко входу инверсного значения данного разряда второго операнда, второго и пятого элементов И - ко входу прямого значения данного разряда второго операнда, третьего элемента И - ко входу инверсного значения предыдущего разряда второго операнда, четвертого злеменСоставительРедактор О. Стенина Техрец Н . Заказ 559/46 Т ЦНИИПИ Госуд по делам и 113035 Москвата И - ко входу прямого значения данного разряда первого операнда, седьмого элемента И - ко входу прямогозначения предыдущего разряда второгооперанда, вторые вхоцы первого -. седьмого элементов И содинены с соответствующими управляющими шинами.3., Устройство по п.1, о т л и ч а ющ е е с я тем что каждый разрядвторого логического коммутатора содержит элемент И и элемент ИЛИ-НЕ, выход которого подключен к выходу второго логического коммутатора, а входы - ко второму входу логическогокоммутатора и выходу элемента И, входы которого соединены с первым итретьим входами второго логическогокоммутатора,Источники информации, принятые вовнимание при экспертизе,1. Патент СШР, 9 3596075, кл. 23515, 1971.2. Юезсг.рг.1 оп ег арр 11 са 111 опзцпе цп 1 ге аг 11 ще 1 г.1 дце ег. 1 одцеМБХ БК Р 74 0 пег Е 1 есггоп 1 диеУ 12, 1970, с. 38-43.