Оперативное запоминающее устройство

(5) 4 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПОДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИСАНИЕ ИЗО И Н АВТ ИДЕТЕЛЬ КОМ бф(; ,(21) 416680/24-24) Н.Н.Брагин и Э ) 681.327.66 (08 (56) Авторское свид Иф 1109804, кл. С 11Авторское свидет В 1283854, кл. С 11 етения вия оп ойства ый нак 2, эле 4, три являет(22 (46 (72 (53 еративноУстрой" опитель 1, мент 3 заггер 5,транзист11 разевой эле клю амяти, разряд- нулевого потен я. Элемент за- П-транзисторах ЩП-транзистоУСТРОЙе относится к вь в частностик на полупроводни(57) Изобретенительной техникеройствам памяти У 37.Э.Тенк8,8)етельство СССС 11/40, 198ельство СССРС 11/40, 198АПОМИНА(ОЩЕЕ приборах, Целью изоб повышение быстродейс запоминающего уст ство содержит матрич разрядныи коммутатор держки, одновибратор ключевые элементы 6, ры 8, 9, конденсатор делительных элементо мент 12, элемент 13 ные шины 14, шину 19 циала, шину 26 питан держки выполнен на МД 21, а триггер 5 - на рах 22-25. 1 ил.Изобретение относится к вычислительной технике, в частности к устройствам памяти на полупроводниковых приборах.5Целью изобретения является повышение быстродействия оперативного запоминающего устройства.На чертеже представлена структурная схема предлагаемого устройства.Устройство содержит матричныйнакопитель 1, разрядный коммутатор 2,элемент 3 задержки, одновибратор 4,триггер 5, первый 6 и второй 7 ключевые элементы, МДП-транзисторы, 8и 9 и конденсаторы 10 и 11 первого ивторого разделительных элементов,третий ключевой элемент 12, элемент13 памяти, разрядные шины 14, адресные входы 15 первой группы устройства, адресные входы 16 второй группыустройства, вход 17 разрешения считывания устройства, выходы 18 устройства, шину 19 нулевого потенциала устройства и информационные входы 20устройства. Элемент 3 задержки выполнен на МДП-транзисторах 21, а триггер 5 - на МДП-транзисторах 22-25,Устройство также содержит шину 26питания,30Устройство работает следующимобразом.При отсутствии обращений разрядные шины 14 заряжены от внешнего источника напряжения, а входы-выходытриггера 5 соединены через третин 35ключевой элемент 12, открытый сигналом по входу 17. Кроме того, первыйи второй ключевые элементы 6 и 7,которые открыты в это время сигналом,поступающим от одновибратора 4, за 40мыкают между собой затворы и стокитранзисторов 8 и 9 соотвественно,Триггер. 5 и транзисторы 8 и 9 образуют КБ-триггер с разделенными входами и выходами. Входами КБ-триггераявляются затворы транзисторов 8 и 9,а выходами - входы-выходы триггера 5.В случае, когда ключевые элементы 6,7 и 12 открыты, КЯ-триггер находитсяв режиме ожидания, когда его входы и 50выходы имеют один и тот же потенциал.При обращении к устройству возбуждается один из входов 15 первой группы, возбуждая соответствующую адресную шину матричного накопителя 1 и 55вход элемента 3 задержки, а такжеодин из входов 16 второй группы. Врежиме считывания одна из разрядных шин 14 в каждом столбце матричногонакопителя 1 разряжается через соответствующий элемент 13 памяти накопителя 1, а разрядная шина 14 элемента3 задержки разряжается через один изтранзисторов 21, соединенный с возбуждаемым адресным входом 15 накопителя 1. Разряд шины 14 элемента 3 задержки (время заряда регулируетсяпараметрами транзисторов 21) происходит значительно быстрее разряда шин14 накопителя 1. По окончании разряда шины 14 элемента 3 задержки одновибратор 4 вырабатывает управляющийсигнал, запирающий транзисторы ключевых элементов 6 и 7. Транзистортретьего ключевого элемента 12 такжезапирается сигналом, подаваемым науправляющий вход 17 устройства, Навходах КБ-триггера (затворах транзисторов 8 и 9) через разделительныеконденсаторы 10 и 11 устанавливаютсяпотенциалы, соответствующие состоянию выбранной пары разрядных шин 14накопителя 1. В триггере 5 начинаетработать положительная обратнаясвязь, устанавливая его в устойчивоесостояние, Далее информация с входоввыходов триггера 5 поступает на выходы 18 устройства. В режиме записивозбуждается один из входов 15 первой группы, а также один из входов16 второй группы устройства. Приэтом информация, имеющаяся на информационных входах 20 устройства, черезразрядный коммутатор 2 поступает наодну из.пар разрядных шин 14 матричного накопителя 1 и устанавливаетэлемент 13 памяти, подключенный поданному адресу, в соответствующеесостояние. Формула изобретенияОперативное запоминающее устройство, содержащее матричный накопитель, адресные шины которого являются первой группой адресных входов устройства, разрядный коммутатор, информационные входы которого являются информационными входами устройства., входы выборки - второй группой адресных входов устройства, а выходы разрядного коммутатора подключены к соответствующим разрядным шинам матричного накопителя, элемент задержки, входы которого подключены к соответствующим адресным шинам матричного накопителя, одновибратор,142 Составитель С,КоролевТехред Л.Сердюкова Корректор О.Кравцова Редактор О.Юрковецкая Заказ 5132/48 Тираж 590 ПидписноеВНИИПИ Государственного комитета СССРпо деламизобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 вход которого соединен с выходомэлемента задержки, первый и второйключевые элементы на МДП-транзисторах, затворы которых соединены с выходом одновибратора, триггер,.входывыходы которого являются выходамиустройства и соединены с истокамиМДП-транзисторов первого и второгоключевых элементов соответственно,третий ключевой элемент на ИДП-транзисторе, исток и сток которого соединены с первым и вторым входами-выходами триггера соответственно, азатвор является входом разрешениясчитывания устройства, о т л и ч а ющ е е с я тем, что, с целью повыше 9167ания быстродействия устройства, оносодержит разделительные элементы,выполненные на конденсаторах и МДПтранзисторах, истоки которых подключены к шине нулевого потенциала устройства, стоки соединены, с первым ивторым входами-выходами триггера соответственно, а затворы - с.первымиобкладками соответствующих конденсаторов и со стоками МДП-транзисторовпервого и второго ключевых элементовсоответственно., вторые обкладки конденсаторов разделительных элементовсоединены с соответствующими информационными входами разрядного коммутатора.