Полупроводниковое запоминающее устройство

ПИСАНИЕ ИЗОБРЕТЕН ТОРСИ ОМУ Т о СССР О, 1978 М К 58 госьдм стеенный комитет сссепо делдм изОБРетений и отнРьеа(56) 1. Авторское свидетельсЪ 788176 е кл. ( 11 С 11/2, Однокристальная микро-ЗЗВЕ 1 (бко, 348,497 ТУ 5),(54)(57) ПОЛУПРОВОДНИКОВОЕ ЗА-ПОМИНАЮШЕЕ УСТРОЙСТВО, содержащее накопитель, входы первой группы которого соединены с выходами первого дешифратора, входы второй группы накопителя соединены с выходами второго дешнфратора и входами выходного регистра, управляющий вход которого является первым управляющим входом устройства, входы первого и второго дешифрараторов соединены с выходами адресных усилителей, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и снижения потребляемой мощностииустройства, оно содержит блок элементов И, формирователи управлякапих Сигналов,первый и второй блоки разрядных ключей при этом входы блока элементов И соединены с соответствующими выходамиодного из адресных усилителей, а выход соединен с первым входом первого фор мирователя управляющих сигналов, входы первого блока разрядных ключей соединены с выходами другого адресногоусилителя, а выходы соединены с входами второй группы накопителя; входы второго блока разрядных ключей соединены с выходами первого дешифратора, а выход соединен с вторым входом каждого из формирователей управляющих сигналов, вход второго формирова геля управляющих сигналов является вторым управляющим Е входом устройства, первый вход третьего формироватепп соапииеи с упрепппппппм Явыходом первого блока разрядных. ключей, Сф выход первого формирователя управляющих сигналов соединен с управляющим а входом каждого из адресных усилителей, выход второго формирователя соединен с управляющим входом каждого .из дешифраторов, выход третьего формирователя соединен с управляющим входом накопите- ляеИзобретение относится к микроэлектронике, о именно к полупроводниковым ин тегральным схемам и может быть использовано при проектировании статических запоминающих устройств (ЗУ),5Известны динамические ЗУ, которые обладают сравнительно высоким быстродействием.и потребляют малую мощность,Я.Однако для функционирования динами ческих ЗУ требуется генератор тактовых импульсов. Введение его в кристалл ЗУ приводит к потере основного достоинства динамического ЗУ - высокого быстродействия из-за разброса технологических и геометрических размеров интегральной схемы.Наиболее близким к предлагаемому является статическое ЗУ, содержащее инверторы Я.Однако подобные ЗУ потребляют зна-. чительную мощность и обладают недостаточным быстродействием.Пель изобретения - повышение быстродействия и снижение потребляемой мощности. г 5Поставленная цель достигается тем, что в полупроводниковое запоминающее устройство, содержащее накопитель входы первой группы которого соединены с выходами первого дешифратора, входы второй группы соединены с выходами второго дешифратора и входами выходногорегистра, управляющий вход которого является первым управляющим входом устройства, входы первого и второго дешифраторов соединены с выходами адресных усидите 35 лей, введены блок элементов И, формирователи управляющих сигналов, первый и второй блоки разрядных ключей, при этом входы блока элементов И соединены с соот- "40 ветствующими выходами одного из адресных усилителей, а выход соединен с первым входом первого формирователя управляющих сит налов, входы первого блока разрядных кпочей соединены с выходами другого адресного усилителя, а выходы соединены45 с входами второй группы накопителя, входы второго блока разрядных ключей соединены с выходами первого дешифратора, а выход соединен с вторым входом каждого из формирователей управляющих сигна лов, вход второго формирователя управляющих сигналов является вторым управляющим входом устройства, первый вход третьего формирователя соединен с управляющим входом первого блоке разрядных ключей, выход первого формирователя управляющих сигналов соединен с управляющим входом каждого из адресных усилителей выход второго формироР;вателя соединен с управляющим входомкаждого из дешифраторов, выход третьегоформирователя соединен с управляющимвходом накопителя,На чертеже приведена электрическаясхема запоминающего устройства и форма управляющих импульсов.Устройство содержит накопитель 1,транзисторы 2 накопителя (ячейки памяти)дешифраторы 3, ключевые 4, нагрузочные5 транзисторь 1 дешифраторов, адресныеусилители 6, ключевые 7, нагрузочные8 транзисторы .адресных усилителей, шину9 первого управляющего сигнала, шину 10второго управляющего сигнала, шину 11третьего управляющего сигнала, адресныешины 12, шины 13 строк, шины 14 столбцов, блок 15 выходного регистра блок 16элементов И, первый блок 17,разрядныхключей, второй блок 18 разрядных ключейключевой 19, нагрузочный 20 транзисторы инвертора второго блока разрядныхключей, первый формирователь 21 управляющих сигналов, второй формирователь22 управляющих сигналов, третий формирователь 23 управляющих сигналов, управляющий вход 24 устройства, вход 25сброса выходного регистра, шину 26нулевого потенциала, источник 7 постоянного питания. В запоминающем устройстве затворы и истоки нагрузочных транзисторов 5 дешифраторов 3 соединены со стоками соответствующих групп ключевых транзисторов 4, стоки ключевых транзисторов 4 первого дешифратора соединены шинами 13 строк с затворами транзисторов 2 накопителя 1, стоки ключевых транзисторов 2 накопителя 1, затворы ключевых транзисторов 4 каждого из дешифраторов 3 соединены адресными шинами 12 со стоками ключевых транзисторов 7, затворами и истоками нагрузочных транзисторов 8 соответствующих адресных усилителей 6, стоки нагрузочных транзисторов 5 и 8с дешифраторов 3 и адресных усилителей 6 подключены к источниху 27 постоянного питания, Два входе блока элементов И 16 подключены к выходам одного из адресных усилителей 6, а выход - к первому входу первого формирователя 21 управляющих сигналов. Блок 17 разрядных ключей содержит блох элементов ИИЛИНЕ (транзисторы 4 и 5) и шину 13 строки с максимально возможным в накопителе числом подключенных к ней затворов транзисторов 2, стоки которых соедине3 3.0087ны с соответствующими шинами 14 столбцов, а истоки - с истоками транзисторов2 накопителя 1, Два входа блока ИЛИНЕ подключены к выходам одного из адресных усилителей 6, а выход блока - . к шине 513 строки блока 17 и первому входутретьего формщювателя 23 управляющихимпульсов. Блок 18 разрядных ключейсодержит инвертор (транзисторы 19 и20) и шину 14 столбца с нагрузочным 1 отранзистором 6 и максимально возможным в накопителе числом подключенных,к ней стоков транзисторов 2, затворыкоторых соединены с соответствующимишинами 13 строк, а истоки - с истокамитранзисторов накопителя 2, затвор и исток нагруэочного транзистора 5 блок 18соединены с шиной 14 столбца, а стохс источником 27 постоянного питания.Вход инвертора блока 18 подключен кшине столбца, Каждый из формирователей 21-23 управляющих сигналов содержит триггер и дифференцирующую схему,выход которой подключен к одному извходов триггера, другой его вход соеди- днен с выходом инвертора блока 18, Первый управляющий сигнал (шина 9) с выхода второго формирователя 22 поступает на истоки транзисторов 7 адресныхусилителей 6, второй управляющий сигнал зо(шина 10) с выхода первого формирователя 22 - на истоки транзисторов .4 дешифраторов 3, Третий управляющий сигнал(шина 11) с выхода третьего формирователя 23 поступает на источник транзиста.ров 2 накопителя 1, Блок 15 выходногорегистра содержит триггер и выходной каскад Одно из плеч триггера выполненопо схеме ИЛИ-И-НЕ, входы элементаИЛИ подключены к каждой из шин столбцов 14 накопителя 1, триггер имеет вход25 для установки его в исходное состояние, один из входов триггера подключен ковходу выходного каскада,Устройство работает следующим об 45сразом.Во время работы выходного каскада транзисторы 19 и 20) блоха 15 выходного регистра, а также при отсутствии обращения к 3 У осуществляется предзаряд 50 адресных шин 12, шин 13 строк и шин 14 столбцов через нагруэочные транзисторы 8 и 5 стоки которых подключены ж источнику 27 постоянного питания. Второй формирователь 22 управляющих сигналов запускается по входу 24, Первый управляющий сигнал 9 подключает истоки транзисторов 7 к шине 26 нулевого по 91 4тенциала и тем самым переводит адресные усилители 6 в активное состояние. В соответствии с кодом адреса на входах ЗУ один из пары выходов каждого адресного усилителя разряжается. К выходам одного иэ адресных усилителей 6 подключен блок элементов И (:16). Блок 16 вырабатывает сигнал запуска первого формирователя 21 управляющих сигналов. Второй управляющий сигнал 10 активизирует работу дешифраторов 3 путем подхлючения истоков транзисторов 4 к шине 26 нулевого потенциала. Величина емкости шины строки, а значит и время ее разряда, зависит от кода информации, записанного в ячейках7памяти этой строки. Введение в схему 8 У дополнит ьной фиктивной шин 13 строки (в блоке 17), к которой подключено максимально возможное число затворов активных транзисторов 2 (ячеек памяти), позволяет зафиксировать время, достаточное для разряда любой шины 1 Э строки накопителя 1. Такая фиктивная шина строки совместно с блоком ИЛ"1- НЕ (транзисторы 4 и 5) образуют блок 17 разрядных ключей, Размеры нагрузочного 5 и активных 4 транзисторов блока 17 совпадают с размерами соответствующих транзисторов дешифратора строк. Сигнал с выхода блока 17 запускает третий формирователь 23 управляющих сигналов. Третий управляющий сигнал 11 активизирует работу накопителя 1 путем подключения истоков транзисторов 2 к шине 26 нулевого потенциала, что создает условия для разряда выбранной шины 14 столбца накопителя 1 через выбранную ячейку памяти, Одновременно с разрядом не- выбранных шин строк происходит, разряд невыбранных шин столбцов, хоторый может продолжаться до окончания разряда выбранной шины столбца через выбранную ячейку памяти. Величина емхости каждой шины 14 столбца накопителя 1; хотя и в меньшей степени, чем емкость шины строки, все же зависит от кода инормации, записанной в ячейках памяти, поэтому блок 18 разрядных ключей выполнен аналогично блоку 17. Он включает шину 14 столбца к которой подключено максимально возможное в накопителе число транзисторов 2, имитирующих ячейки памяти. Каждая из шин 13 строк накопителя 1 подключена к одному из затворов транзисторов 2, Кроме того, блок 18 содержит нагрузочный транзистор 5 и инвертор (транзисторы 19 и 20).5 1008791 4Сигналы с выхода блока 18 сбрасывают разбросе технологических и геометричесформярователя 21-23 управлякяцих сиг- ких параметров элементов схемы. В этомпалов.При этом ЗУ, за исключением блока . проявляется сходство рассмотренного ЗУ выходного регистра 15, переводится в со статическими устройствами, однако в режим подразряда. Блок выходного регист- отличие от; последних, в предлагаемом ра 15 хранит считанную информацию, йо- ЗУ в процессе активной работы каскадов ка на его вход 25 не поступит сигнал происходит только разряд емкости нагрузустановки в исходное. состояние (сигнал ки,окончания обращения в ЗУ). Схема блока выходного регистра позИтак, в предлагаемой схеме ПЗУ в й воляет исключить из столбцов накопителя цепочке последовательных каскадов, вно- проходные адресные транзисторы. сящих основной вклад в параметр Времявыборки, начало активной работы каж- Рассмотренное ЗУ не требует подачи дого каскада с высокой точностью совпа- извне тактовых импульсов, т, е. работает дает с окончанием активной работы пре-как асинхронное устройство. Потребитель дыдущего каскада в диапазоне изменений может рассматривать его как статичеснапряжения питания, температуры, при кое ЗУ.ИПИ Заказ 2346(62 Тираж: Б 92 Подписно ал ППП фП 1008791 ород, ул. ая 1 4