Полупроводниковое запоминающее устройство

., К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сфез СоветсиикСоцналнстнческикРеспублик и 987679 1(61) Дополнительное к авт. свид-ву(22) Заявлено 06,01.81 (21) 3229691/18-24с присоединением заявки йо(23) Приоритет(И 1 М. К.з О 11 С 11/40 Государственный комитет СССР по дедам изобретений и открытий(088. 8) Дата опубликования описания 07.0183(72) Авторизобретеии Э.Э. Тенк Заявите ПОЛУПРОВОДНИКОВОЕ ЗАПОМИН УСТРОЙСТВО Изобретение относится к вычислительной технике, а именно к запоминающимустройствам, и может быть использовано,для повышения быстродействия статических ЗУ.Известны динамические запоминающие устройства (ЗУ), в которых осуществляется предварительный заряд шин накопителя, а при поступлении кода адреса все н выбранные шины разряжаются (1).Однако для укаэанного устройства характерно недостаточное быстродействие при считывании, что связано с тем, что напряжение йредзаряда шин ниже напряжения источника питания на величину порогового напряжения транзисторов предзаряда.Наиболее близким по технической сущности к предлагаемому является 2 статическое Зу, содержащее адресные усилители, дешифратор и накопитель. Втаком устрофстве в качестве нагрузочных транзисторов используются транзисторы с встроенным, каналом, 2 что обеспечивает равенство уровня логической единицы напряжению источника питания 2). т и е звестного устройств енное быстродействи статком я огран вляе ч о связано с тем, что время зарядаш н дешифратора и накопителя определяется сопротивлением нагрузочныхтранзисторов адресного усилителя и:дешифраторов, однако величина нагрузочных транзисторов определяется параметрами ключевого транзистора, аразмеры ключевых транзисторов накопителя и дешифраторов ограничены.Кроме того, статическое ЗУ имеет. Цель изобретения - увеличениебыстродействия и снижение потребля 5 емой мощности устройства.гПоставленная цель достигаетсятем,что полупроводниковое запоминающееустройство, содержащее адресные усиО лители, выходы которых соединены свходами первого и второго дешифраторов, выходы которых соединены ссоответствующими шинами выборки накопителя, дополнительно содержитключи, одни выходы которых соедине"ны с шиной нулевого потенциала, дру"гие - с дополнительными выходамиадресных усилителей, первого и второго дешифраторов и йакопителя., уп равляющие входы ключей являются управлякщими входами устройства.1Кроме того, адресные усилители со-держат нагрузочные транзисторы, сто"ки которых подключены к шине питания, истоки соединены со стокамиключевых транзисторов и являются выходами усилителя, истоки ключевых 5транзисторов объединены и являютсядополнительными выходами усилителей,.затворы нагрузочных транзисторов являются соответствующйми управляющими входами усилителя. 10При этом дешифраторы содержат ключевые транзисторы, истоки которых объединены, затворы объединены и являются входами дешифраторов, стоки соединены с истоками нагрузочных транзисторов, стоки которых подключенык шине питания, затворы нагрузочныхтранзисторов являются соответствующими управляющими входами дешифратора.На фиг. 1 представлена блок схемапредлагаемого устройства; на фиг.2временные диаграммы, поясняющие егоработу.Устройство содержит адресные усилители 1, выходы которых соединены с 25входами первого 2 и второго 3 дешифраторов, выходы которых соединены ссоответствующими шинами накопителя 4,ключи 5, одни выходы которых соединены с шиной нулевого потенциала, 30другие - с дополнительными выводамиадресных усилителей 1, первого 2 ивторого 3 дешифраторов и накопителя 4, а управляющие выводы 6-8 ключей 5 являются первыми управляющими выводами устройства,Адресные усилители 1 содержатнагруэочные транзисторы 9, стоки которых подключены к шине 10 питания,истоки соединены со стоками ключевыхтранзисторов 11 и являются выходамиусилителя, истоки ключевых транзисторов 11 объединены и являются дополнительными выходами усилителей, азатворы 12 нагрузочных транзистоРОв9 являются соответствующими управляющими шинами.Дешифраторы 2 и 3 содержат ключевые транзисторы 13, истоки которыхобъединены, затворы объединены иявляются входами дешифратора, стокисоединены с истоками нагрузочныхтранзисторов 14, стоки которых подключены к шине питания, а затворы 15являются соответствующими управляющими шинами,55Устройство работает следующим образом.В промежуток. времени, когда наинверсных выходах 12 и 15,источниковимпульсного напряжения действует вы Осокий потенциал, а на пряьнх 6-8 -.низкий, происходит предварительныйзаряд адресных шин накопителя черезнагрузочные транзисторы 14 и 9 свстроенным каналом до полного напря-,жения источника постоянного питания.После подачи кода адреса на затворыключевых транзисторов 11 адресныхусилителей устанавливается высокийпотенциал на прямом выходе 6 первогоисточника импульсного напряжения, в результате чего отпирается соответствукщий ключ 5 и происходит разряд соответствующих адресных шин дешифаторов 2 и 3, т,е. на этих шинах станавливается логический нуль, Далее высокий потенциал устанавливается на прямом выходе 7 второго источника импульсного напряжения, что вызывает отпирание соответствующегоуправлякщего ключа 5 и разряд невыбранных шин накопителя в соответствиис кодом на затворах ключевых транзисторов, Наконец, высокий потенциална прямом выходе 8 третьего источника импульсного напряжения приводит, к отпиранию соответствующего управляющего ключа 5 и разряду при считывании логического нуля (или нераэрядупри считывании логической единицы)выбранной шины накопителя через транзистор накопителя и транзистор, исток которого соединен с общей ши-ной 16.Высокий потенциал на прямом выходе источника импульсного напряжения соответствует низкому потенциалу на инверсном выходе этого источника, т.е, на затворах соответствунщих нагрузочных транзисторов 9. Поскольку истоки этих транзисторов находятсяпод потенциалом предзаряда, близкимк напряжению источника постоянногопитания, а величина этого напряжениявыше напряжения отсечки нагрузочных транзисторов 9, то последние запираются. Это обстоятельство создает хорошие условия для разряда соответ- ствукщих шин через ключевые транзисторы 11, работающие на начальном этапе разряда в пологой области стоковой характеристики, По мере разряда напряжение на истоках нагрузочных транзисторов 9 падает и после того, как разность напряжений. между затвором и истоком достигает величины напряжения отсечки и нагрузочный транзистор начинает отпираться,Таким образом, в предлагаемом устройстве необходимо выполнение соотношения крутизны ключевого и нагруэочного транзисторов, как во всяком статическом устройстве, Однако импульс напряжения предзаряда, подава" евам на затвор нагрузочного транзистора, приводит. к резкому увеличению тока (пропорционален квадрату напрр" жения на затворе) заряда емкостинагрузки. Причем в отличие от динамических устройств нагруэочный транзистор имеет достаточно малое время . разряда адресных шинншин нукопителя. Введение в устройство управля987679 формула изобретения 4/4 Оное ВИИППИ Заказ 1 7 ираж 592 Под ющих транзисторов позволяет свестик нулю активную мощность, потебляемуюЗУ в течение времени предварительного заряда шин,1. Полупроводниковое запоминакщее устройство, содержащее адресные .Усилители, выходы которых соединены с входами первого и второго дешифраторов, выходы которых соединены с . соответствукщнми шинами выборки накопителя, о т л и ч а ю щ е е с я тем, что, с целью .повышения быстродействия и снижения потрнбляемой мсщности, оно содеркит ключи, одци выходы которых соединены с шиной нулево-. го потенциала, другие - с дополни,тельными выходами адресных усилите лей первого и второго дешифраторовУи наполнителя, управлякщие входы ключей являются управлякщими входами устройства.2Устройство по п. 1, о т л и - 25 ч а ю щ е е с я.тем, что адресные филиал ППП "Патентф,. г.ужгород,ул.Проектйаяусилители содержат нагруэочные транзисторы, стоки которых подключены к шине питания, истоки соединены со стоками ключевых транзисторов и являются выходами усилителя, истоки ключевых транзисторов: объединены и являются дополнительными выходами усилителей, затворы нагрузочных трав. эисторов являются соответствукщими управлякщими входами усилителя.3. Устройство по п 1, о т л и ч а ю щ е е с я тем, что дешифратора содеркат ключевые транзисторы, исто" кикоторых объединейы, затворы объединены и являются входами дешифраторов, стоки соединены с истоками нагрузочных транзисторов, стоки которых подключены к шине питания, затворы нагрузочных транзисторов являются соответствующими управляющими входами дешифратора.Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР В 788176, кл. 6 11 С 11/40,24.01792. Однокристальный микропроцессор К 586 В Е 1, КО.348.497745 (прототиц) .