Запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 126 9) 111 А 1 С 1 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ ищ: ОПИСАНИЕ ИЗОБР А ВТОРСКОМУ СВИДЕТЕЛЬСТ(57) Изобретение отноной технике, а именустройствам. Может бь о СССР 1979.СССР98.УСТРОЙСТВО к выч исл ител ьзапоминающим ользовано в быстродействующих запоминающих устройствах на М г 111-транзисторах в интегральном исполнении. Целью изобретения является повышение быстродействия устройства. Оно содержит накопитель, дешифраторы строк и столбцов, входы которых являются адресными входами устройства, формирователь сигналов считывания, формирователь управляющих сигналов и ключей, включенные между соответствуюгцими выходами накопителя, дешифраторов и общей шиной. Повышение быстродействия обеспечивается пред- зарядом шин устройства. 1 з.п. ф-лы, 1 ил.55 Изобретение относится к вычислительной технике, а именно к запоминающим устройствам на М,Ц,П-транзисторах.Цельк) изобретения является повышение быстродействия устройства.На чертеже представлена функциональная схема устройства. Устройство содержит адресные усилители 1, выходы которых соединены с входами дешифраторов строк 2 и столбцов 3, выходы которых соединены с соответствующими шинами накопителя 4, ключи 5, одни выходы которых соединены с шиной 6, другие с дополнительными выходами адресных усилителей 1, дешифраторов строк 2 и столоееов 3 и накопителя 4, а управляющие входы 7 9 ключеи 5 являк)тся управл 51 юними нходач и устрой( гва.Лдрес н( у и, 1,; (,;торы 1 О нредзаряда, стоки которых 1;)дклюцены к нин;1 питания, исОки СО(хеи(Сны со стоками ключ(вых треИзистороз 12 и ЯВЛЯЮТСЯ ЗЫХО,ИМИ ЧСИЛИТ(,1(11, ИС ГО 1 К.Ю - чевых транзисторов 12 Объсд)И( ны и являются до)олнительными выхоцамн уси. лителей, а затворь 1 транзисторов О пред- заряда яв,Яются унравлякяпими входами 13 устройства. ДепИфраторы 2 и 3 содержат ключевые транзиторы 14, истоки которых об,едннены, а затезорь 1 ез каждом д(нифрстор( явЕяк)тс 51 входами де(нифраторов, стоки соединены с истоке)ми трензисОров 15 нредзе)ря 11, стоки которых К)дклк)чены к шине пигени 51, а загВоры 51 ВЛ 511 отс 51 управ 1 як)пи ми входеми 13 и 16 устройства.Формеро)зате;е 17 унравл 51 к)них сигналов содержит инвертор на транзисторах 18 и 9, элемент ИЛИ на транзисторах 20 - 22 и выходной усилитель на транзисторах 23 -- 26. Один вход элеменга ИЛИ через инвсртор соединен с управляющими вхо,(ами 7 клк)чей 5 адресных усилителей, другой Вход в . с у 1 равл 51 к)пи м входом 9 к,1 юче 1 5 накопителя, выход элемента ИЛИ соединен с входом выходного усилителя, выход которого подключен к затворам 6 транзисторов нредзаряда шин столбцов. Дополнительный ключ 27 одним из Выходов подключен к шине 6 нулевого потенциала, другимк дополнительному выходу дешифратора 3 столбцов. Управляю)ций вход клюца 27 является управляющим входом 3 усгройства.Ц ины 28 строк подключены к (оотвстствующим выходам дешифратора 2 строк, а шины 29 столбцов - к выходам де 1 ниф.ратора столбцов 3. Между шинами строк и столбцов имеются паразитные емкости 30 связи. Шины столбцов также подклюцены к входам 3 формирователя сигналов считывания на элементе ИЛИ-НЕ 32, выход 33 которого служит информационным выходом устройства. 5 ЗО30 35 40 45 50 Устройство работает следук)щим образом.В промежуток времени, когда на управляющих входах 13 действует высокий потенциал, а на входах 7 в 9низкий, происходит предварительный заряд выходов адресных усилителей через транзисторы 10, шин 28 строк -- через транзисторы 15 дешифратора 2 строк и емкостей 30 связичерез транзисторы 15 дешифратора 2 и ключ 27.11 осле поступления кода адреса на затворы ключевых транзисторов2 адресных усилителей устанавл ивается высокий потенциал на управляющем входе 7, отпираются соответствующие ключи 5, истоки которых соединены с шиной 6 нулевого потенциала, и разряжаются соответствующие выходы адресных усилителей 1. Одновременно с началом работы адресных усилителей 1 нрскран.еСгся 11 рсдзе)ря,1 нин 28 с 1 рк нако 1 ите.1 заканчивается и Зну.1 ьс и;.,зоде 13 д нифратора 2) емкостей 30 связи. Сигнал ( управляющего входа 7 поступает также на вход инвертора, вы 1)олненного на транзисторах 18 и 19, и далее на ход элемента ИЛИ- на транзисторах 20 - 22, на другой вход элемента ИЛИ иодасгся сигнал с управляющего езхода 9. аким образом, эл(1( нт ИЛИ формирует импульс, начало кагор(но совпадает с началом сигнала на вход( 7, а конец - с нацалм сигнала на вход. 9 устройства. Выходной усилит(лформирователя 17, вынолненныи на транзисторах 2326, усиливает импульс, сформир(гванный элементом ИЛИ. С выхода формирователя 17 этот импульс подается на затворы 16 транзисторов 15 иредзаряда столбцов, строки которь;х подключены к источнику 11 постоянного питания. Высокий поте 1)иана управляющем входе 8 вызывает отпирание соответствуюпего ключа 5 и разряд невыбранных шин строк накопителя в соотвествг и с кодом на затворах ключевых транзисторов 14 дешифратора 2.Г 1 о началу сигнала на управляюцсм входе 9 прекраща(тся нредзаряд шин 29 столбцов (заканциезается импульс на выходе 6 формирователя 17) и 1 ацинается рязрял, не- выбранных шин столбцов через дешифратор 3 столбцов и разряд ил;1 нсразряд - в зависимости от информации, храняю,цейся в выбранай ячейке нам 5 ти) выбранной иИеы столбца накопителя ц:рез выбранную ячейку памяти и транзистор 5 накопителя 4. Каждая из шин столбцов подключена к соответствующему входу 31 элемента ИЛИНЕ 32. Поскольку все невыбранные шины столбцов разряжаются, состояние выхода 33 выходного элемента ИЛИ-НЕ 32 определяется состоянием выбранного солбпа, т. е. информацией, храняющейся в выбранной ячейке памяти.1269209 Формула изобретения Составитель Г. Бородин Редактор С. Пекарь Техред И. Верес Корректор А. Обруцар Заказ 6043/55 Тираж 543 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5 Филиал ППП Патент, г. Ужгород, ул. Проектная, 41. Запоминающее устройство, содержащее накопитель, адресные и разрядные шины которого соединены с выходами дешифраторов строк и столбцов соответственно, адресные входы которых являются адресными входами устройства первой и второй группы, формирователь сигналов считывания, выход которого является информационным выходом устройства, а входы соединены с разрядными шинами накопителя, ключи, одни входы которых соединены с шиной нулевого потенциала, другие - с соответствую- Шими выходам и дешифраторов строк и столбцов и накопителя, а управляющие входы ключей являются управляющими входами устройства, отличающееся тем, что, с целью повышения его быстродействия, оно содержит формирователь управляющих сигналов и дополнительный ключ, причем выход формирователя управляющих сигналов соединен с управляющими входами дешифратора столбцов, а управляющие входы являются соответствующим и управляющими входам и устройства, информационный вход и выход дополнительного ключа соединены с выходом дешифратора столбцов и шиной нулевого потенциала соответственно, а управляющий вход является дополнительным управляю щим входом устройства.2. Устройство по п. 1, отличающееся тем,что формирователь управляющих сигналов содержит инвертор, элемент ИЛИ и усилитель, выход которого является выходом формирователя, а вход соединен с выходом элемента ИЛИ, один из входов которого соединен с выходом инвертора, вход которого и другой вход элемента ИЛ И являются управляю 1 цими входами формирователя.