Оперативное запоминающее устройство

(54) ОПЕРАТИВНОЕ ЗАПОМИНА 13 ЦЕЕ УСТРОЙСТ чи слив к запотн ьной технике, в какося зобретение относится минающим устроиствам.Известны динамические МДП-оперативные запоминающие устройства (ОЗУ), на пример, ТМ 4070 Г 3. Обязательным элементом динамического ОЗУ является столбцовый усилитель считывания (усилитель считывания регенерации). В функции этих усилителей входят усиле 10 ние сигналов считывания в режиме считывания и работа в составе схемы регенерации совместно с таймером и коммутационным устройством. Назначение схемы регенерации - восстановление1 информации во всех ячейках памяти, где она хранится в виде заряда на запоминающем конденсаторе и с течением времени разрушается в результате действия токов утечки.Известны МДП оперативные запоминаю. щие устройства (ОЗУ), выполненные на базе ячеек памяти (ЯП) с внутренней регенерацией 12 Недостатком этих устройств является низкое быстродействие, обусловленное большой длительностью процессарегенерации в ячейках памяти выбранной строки накопителя.Известно оперативное запоминающееустройство, которое содержит ячейкипамяти с внутренней регенерацией, двадешифратора, блоки записи и считыва"ния блоки управления в каждом столб"цеНедостатком указанного устройстваявляется низкое быстродействие, обусловленное длительным процессом регенерации в лолувыбранных ЯП, т. е. вячейках выбранной строки матрицы, Условия регенерации в таких ЯП существенно отличаются от условий регенерации в невыбраннцх ЯП, так как в по"следних в процессе регенерации информация считывается на небольшую по величине внутреннюю емкость ЯП, тогда в полувыбранных ячейках к этой емкти добавляется несоизмеримо большаФормула изобретения 3 86883 емкость числовой шины. Следовательно, в полувыбранных ЯП регенерация уже не является внутренней. Время считывания информации иэ выбранной ЯП при достаточно чувствительном усилителе считывания значительно меньше времени считывания иэ полувыбранных ячеек при регенерации информации в последних.Таким образом, время цикла в ОЗУ, выполненном на базе ЯП с внутренней регенерацией, определяется временем регенерации в полувыбранных ячейках.Цепь изобретения - повышение быстродействия оперативного запоминающего устройства, выполненного на базе ячеек памяти с внутренней регенерацией.Поставленная цель достигается 1 ем, что в оперативное запоминающее устройство) содержащее ячейки памяти, соединенные по матричной схеме, два дешиф 20 ратора, блоки записи и считывания, блок управления в каждом столбце, причем выходы первого дешифратора соединены с адресными входами соответствующих ячеек памяти, информационные входы 25 выходы которых соединены с входами- выходами соответствующих блоков управления, первые входы которых соединены с выходами второго дешифратора, вторые входы соединены с выходом бло 30 ка записи, а выходы - с входом блока считывания, введены усилители в каждый столбец, вход-выход каждого иэ которых соединен с соответствующей числовой шиной соответствующего столбца, а адресные входы усилителей подключены к соответствующим выходам второго дешифратора.На чертеже изображено оперативное запоминающее устройство.Устройство содержит ячейки 1 памяти; первый дешифратор 2, второй дешифратор 3, блок 4 записи, блок 5 считываний, блоки 6 управления, усилители 7; числовую шину 8, В оперативном запоминающем устройстве выходы первого 45 дешифратора 2 соединены с адресными . входамн соответствующих ячеекпамяти информационные входы-выходы кото)рых соединены с входами-выходами соот. ветствующих блоков управления 6, пер вые входы которых соединены с выходами второго дешифратора 3, вторые входы соединены с выходом блока 4 записи, а выходы " с входом блока 5 считывания, вход-выход каждого из усилителей у7 соединен с соответствующей числовой шиной 8, в адресный вход - с,соответствующим выходом второго дешифратора 3, 4Устройство работает следующим образом.В режиме считывания или записи дешифратор 2 возбуждает одну из строк матрицы, отпирая адресные транзисторы во всех ЯПэтой строки. Одновременно с дешифратором 2 работает дешифратор 3, возбуждающий блок 6 управления в одном из столбцов матрицы. Блок управ ления подключает выбранную числовую шину 8 к блоку 5 считывания в режиме считывания или блоку 4 записи в режиме записи.Одновременно с считыванием или записью в выбранную ЯП, во всех остальных ячейках происходит регенерация. В процессе регенерации информации в по" лувыбранных ЯП заряд соответствующих числовых шин осуществляется лишь до уровня напряжения, определяемого чувствительностью усилителей 7. Далее регенерация осуществляется через усилители 7, которые форсируют заряд соответствующих числовых шин, В режиме записи усилитель 7 выбранного столбца отключается сигна;ом соответствующего выхода дешифратора 3. При реализации изобретения в ОЗУ с иншоомапионной емкостью 1024 бита (микросхема К 535 РУ 2) усилители 7 занимали площадь кристалла около 0,7 мм пи общей площади кристалла 19,5 мм , В то же время они позволяют уменьшить длительность тактового импульса считывания с 1,25 мкс до 0,5 мкс и сделать минимальное время цикла равным 2 мкс (вместо 2,5 в микросхеме К 535 РУ 2).Таким образом, исследования экспериментальных образцов предлагаемого изобретения показывают, что увеличение площади кристалла на 3,67 позволяет повысить быстродействие более чем на 257. Оперативное запоминающее устройство, содержащее ячейки памяти, соединенные по матричной схеме, два дешифратора, блоки записи и считывания, блок управления в каждом столбце, причем выходы первого дешифратора соединены с адресными входами соответствующих ячеек памяти, информационные входы- выходы которых соединены с входами- выходами соответствующих блоков управления, первые входы которых соединены с выходами второго дешифратора,Составитель В. ГордоноваРедактор Е. Спиридонова . Техред А.Савка КорректорС. Шекмар Тираж 648 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий. 113035, Москва, Ж, Раушская наб., д. 4/5Заказ 8340/75 филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 5 86883 вторые входы соединены с выходом блока записи, а выходы - с входом блока считывания, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит в каждом столбце усилители, вход-выход каждого из которых соединен с соответствующей числовой шиной, а адресные входы усилителей подключены к соответствующим выходам второго дешифратора,Источники информации,принятые во внимание при экспертизе 1. Электроника. - В 10, 1976,с. 26-33. 2. Патент США У 3878404,кл. 340-174, опублик, 1977 (прототип),