Постоянное запоминающее устройство

(191 (11 946 О 51) С 11 С ГОсуд по изо ПРИ ГН РСТВЕННЫЙ НОМИТЕТРктениям и отнРытиямт сссР ИЗО САН НИЯ ЕЛЬСТВ ОРСНОМУ СВИ 4483135/24-2422.07,8823.09,90. БюЗ,Э,Тенк681. 327.66 (08Авторское свид176, кл, С 11торское свидет8791, кл. С 1ПОСТОЯННОЕ ЗАП режиме хранени минающих устро я вля ет ся по вы я тактийств), Цел шение быст ойства бла тво схем л. В проще нинию в е устрстройсяющих 25,во СССР1978.СССРО, 1981.ЕЕ УСТРОЙ управИЛИ-Н27 нв ер тор ах игнала за 10 4) ВО 7) ри эт е времениз адерхк аьщих сигнал составляю словленны к вычисли ь испольелях управл о сит ся жет бь в анни нейные эл тель апоминаюебление ов ким по Фиг. 1(21) (22) (46) (72) (53) (56) 9 78 Из о бр ет ени е ой технике и о при проекти стройств с ни 8,8)етельстС 11/40ельствоС 11/4ОМИНА 10 Щ мощности вруемых залоизобретениядействия игодаря.введформированина элемента исклю ают ся но воспроиз исполнении,димые в инг ил. напряженииИзобретение относится к вычислительнойй технике и может быть использовано при проектировании запоминающих устройств с низким потреблениеммощности в режиме хранения (тактируемых запоминающих устройств).Цель изобретения - повышение быстродействия и упрощение устройства,а также исключение линейных элемен Отов, трудно воспроизводимых в интег. -ральном исполнении,На фиг. 1 приведена электрическаясхема запоминающего устройства; нафиг. 2 - временные диаграммы, поясняющие работу устройства,Устройство содержит накопитель 1,транзисторы 2 накопителя (элементыпамяти), первый 3 и второй 4 дешифраторы, ключевые 5 и нагрузочне 6 транзисторы дешифраторов, адресные формирователи 7, ключевые 8 и нагрузочные 9 транзисторы адресных формирователей шины первого 10 второго 11 итретьего 12 стробирующих сигналов, 2адресные шины 13, шины 14 строк, шины 15 столбцов, блок 16 формированиявыходного сигнала, первый элементИ-НЕ 17, первый 18 и второй 19 блокиразрядных ключей, ключевой 20 и натрузочный 21 транзисторы инверторовблоков разрядных ключей формирователь 22 сигнала запрета работы в ак-.тивном режиме, второй 23 и третий 24элементы И НЕ, элемент ИЛИ-НЕ. 25, пер-З 5вый 26 и второй 2 инверторы, вход28 обращения к устройству, адресныевходы 29, информационный выход 30,шину 31 нулевого потенциала и шину32 питания.40На фиг, 2 показаны напряжения 110 на соответствующих шинах напряжения 0-111 э, 0 на выхопах соответ"ствующих элементов и блоков напряжения Б, Б , на входе 28 обращения ивыходе 30 устройства.Устройство Работает следующим об,раз ом.При отсутствии обращения к ЗУ, агакже после фиксации считанной информации в выходном блоке 16 осуществляется предэаряд адресных шин 13, шин14 и 15 сурок и столбцов через нагрузочные транзисторы 9 и 6, стоки которых подключены к шине 32 питания, Фор мирователь 22 сигнала запрета работыустройства в активном режиме выполненпо схеме КЗ-триггера, 8-вход которогосоединен с выходом второго блока разрядных ключей 19, К-вход - с выходом второго инвер тор а 27, Таким обр аз ом, начало сигнала запрета работы адресных формирователей и дешифратора 3 соответствует моменту разряда шины 15 эталонного столбца блока 19, а конец . моменту конца сигнала на входе 28 обращения к устройству. На входы второго элемента И-НЕ 23 поступают сигнал обращения к устройству и сигнал запрета с выхода формирователя 22, На выходе элемента И-НЕ 23 вырабатывается первый стробирующий сигнал (шина 10), который переводит адресные формирователи 7 в активное состояние путем соединения истоков транзисторов 8 с шиной 31 нулевого потенциала. В соответствии с кодом адреса на входах ЗУ один из пары выходов каждого адресного формирователя разряжается. Квыходам одного из адресных формиро" вателей 7 подключен элемент И-НЕ 17. На входы третьего элемента И-НЕ 24 поступают сигналы с выходов элементов И-НЕ 17 и 23. через первый инвертор 26. На выходе элемента И-НЕ 24 вырабатывается второй стробирующий сигнал (шина 11). Этот сигнал активи". зирует первый дешифратор 3 путем подключения истоков транзисторов 5 к пине 31 нулевого потенциала, Тем самым создаются условия для разряда невыбранных шин 14 строк через первый дешифратор 3. На входы элемента ИЛИ-НЕ 25 поступают сигналы с выходов элемента 23 и блока 18 разрядных ключей, который содержит эталонную шину 14 и элемент дешифратора (транзисторы 5 и и 6), Элемент ИЛИ-НЕ 25 вырабатывает третий стробирующий сигнал (шина 12), который активизирует работу накопителя 1 и второго дешифратора 4 путемподключения истоков транзисторов 2 и 4 к шине 31 нулевого потенциала что создает условия для разряда выбранной шины 15 столбца накопителя через выбранный элемент памяти и невыбранных шин 15 столбцов черезвторой дешифратор 4.Величина емкости шины 15 столбца накопителя зависит от кода информации, хранящейся в накопителе, поэтому блок 19 аналогично блоку 18 содержит эталонную шину 15 столбца с максимально возможным числом транзисторов 2, имитирующих элементы памяти. Кроме того, блок 19 содержит нагруэочный транзистор 6 и инвертор на5 159транзисторах 20 и 21. По окончанииуправляющего сигнала соответствующий блок (управляемый данным сигналом) йереводи гся в режим предзаряда,Выходной блок 16 хранит считаннуюинформацию, пока на его вход сбросачерез инвертор 27 не поступит сигналустановки в исходное состояние (сигнал окончания обращения к ЗУ),Использование изобретения в схемах тактируемых запоминающих устройств позволяет практически полностью исключить из времени выборки сос". тавляющие, обусловленные задержками в формирователях управляющих сигналов,Формула изобретенияПостоянное запоминающее устройство, содержащее накопитель, первый и второй дешифраторы, выходы которых соединены соответственно с адресными и информационнымц входами накопителя первой и второй групп, прямой и инверсный входы адресных формирователей первой и второй групп соединены соответственно с информационными входами первого и второ го дешифратор ов, а информационные входы являются адресны" ми входами устройства, блок формирования выходного сигнала, информационные входы которого соединены с выходами второго дешифратора, а выход является информационным выходом устройства, первый элемент И-НЕ, входы ко-, торого соединены с выходами одного 46036из адресных формиров ателей, первыйблок разрядных ключей, входы первойгруппы которого соединены с выходами другого адресного формирователя,а входы второй группы - с выходамивторого дешифратора, второй блок разрядных ключей, вхоцы которого соединены с выходами первого дешифратора,о т л и ч а ю щ е е с я тем, что, сцелью повышения быстродействия и упрощения устройства, оно содержит второй и третий элементы И-НЕ, элементыИЛИ-НЕ, два инвертора и формирователь15 сигмала запрета, первый вход которого соединен с выходом второго блокаразрядных ключей, второй вход - свходом сброса блока формирования выходного сигнала и выходом первогоин 20 вертора, вход которого является входом обращения к устройству, входывторого элемента И-НЕ соединены соответственно с входом первого инвертора и выходом формирователя сигналазапрета, а выход .соединен со стробирующими входами адресных формирователей, входом второго инвертора и первым входом элемента ИЛИ-НЕ, второйвход которого соединен с выходом пер 30 вого блока разрядных ключей, а выходсо стробирующими входами второго дешифратора, накопителя и второго блокаразрядных ключей, первый и второйвходы третьего элемента И-НЕ соединены соответственно с выходом первогоэлемента И-НЕ и второго инвертора, авыход соединен со стробирующими входами первого дешифратора и первогоблока разрядных ключей,1594603 дихоУ О 18йц Составитель А.церюгиТехред М. Дидык рректор Н, Ревская тор О,Головач Подписное Тираж 486 рственного комитета по изоб 113035, Москва, Ж, Раакаэ 2833 НИИПИ Госу НТ СССР и открытиямб д, 4/5 ния ка и нзводственно-издательский комбинат Патент , г. Ужгород, ул. Гагари