Оперативное запоминающее устройство

СОЮЭ СОВБтСНИХащмаеаисиикРЕСПУБЛИН ав 12838(59 4 С 11 С 11/4 госуддРственный номит 1-:т сссРпо делАм изоБРетений и отнРытий ОПИСАНИЕ ИЗ 8)Е Яо 1 Ы Байес. 497-501,ельство СССРС 11/40, 984.(57) Из ИИ Е УСТбретение о й технике. носится к вычи Целью изобрете ние быстродейс лительн ния является повыш М ОО(21) (22) (46) (72) (53) (56) Сгс Ф 11 СКОМУ С 8 ИДЕТ 3904646/24-2405.06.8515.01.87. Бюл.Э.Э.Тенк681,327.6 (0881 ЕЕЕ Доцгпа 1. одз, 1977, В 5торское свидет9804, кл. С 11ЕРАТИВНОЕ ЗАП БРЕТЕНИЯСТВУ вия запоминающего устройства. Устройство содержит накопитель информации на ИДП-транзисторах, раз.ядныйкоммутатор, блок ключей, формирователь импульсов, ключевые элементы натранзисторах, триггер и усилительсчитывания. Повышение быстродействия достигается за счет того, чтопри появлении информации на входахвыходах триггера ключевые транзисторы отключают его от разрядных шин. Врезультате триггер переключаясь внеобходимое состояние, перезаряжаетлишь небольшие смкости стоков ключе"вых транзисторов1 ил.Изобретение относится к вычисли-тельной технике, в частности к устройствам памяти.Целью изобретения является повышение быстродействия запоминающего устройства,На чертеже представлена структурная схема предлагаемого оперативного запоминающего устройства.Устройство содержит накопитель, состоящий из ячеек 1 памяти, соединенных с адресными 2 и разрядными 3 шинами, разрядный коммутатор 4, пер.вый и второй ключевые элементы на транзисторах 5. Разрядные шины 3 подключены к выходам разрядного коммутатора 4, входы которого соединены со стоками пары транзисторов 5 и одновременно являются числовыми входами устройства, входы блока 6 ключей соединены с адресными шинами 2 и одновременно являются входами первой группы устройства, а выход блока 6 ключей соединен с входом формирователя 7 импульсов, выход которого соединен с затворами транзисторов 5, Стоки нагрузочных транзисторов ячеекпамяти подключены к шине 8 питания. Управляющие входы разрядного коммутатора 4 являются входами 9 второйгруппы устройства. Управляющим входом 10 устройства служит затвор транзистора 11 третьего ключевого элемента, сток и исток транзистора соединены с истоками транзисторов 5, входами-выходами триггера 12 и входами усилителя 13 считывания, выход 14которого является информационным вы ходом устройства. Истоки транзисторов триггера 12 соединены с шиной 15 земли.Устройство работает следующим образом. ЯПри отсутствии обращений разрядные шины 3 и входы разрядного коммутатора 4 заряжены от внешнего источника, а стоки транзисторов триггера12 соединены через транзистор 11, от-Окрытый сигналом по входу 10, и разряжены до напряжения, близкого к пороговому.При обращении к устройству возбуждаются одна из адресных шин 2 и один 5из входов 9. Далее в режиме считывания одна из разрядных шин 3 в каждомстолбце матрицы разряжается черезсоответствующую ячейку 1 памяти, а разрядная шина 3 блока 6 ключей разряжается через один из ключей, соединенныи с возбужденной адресной шиной 2. Разряд шины 3 блока 6 (времяразряда регулируется параметрами ключей блока 6) происходит значительнобыстрее разряда шин 3 накопителя.По окончании разряда шина 3 блока 6формирователь 7 импульсов вырабатывает короткий управляющий сигнал, отпирающий транзисторы 5, подключая темсамым триггер 12 через коммутатор 4к паре разрядных шин 3. Транзистор 11при этом заперт, и триггер 12 послезапирания транзисторов 5 устанавливается в состояние, соответствующеесостоянию подключенной к нему ранеепары разрядных шин 3, за короткийпромежуток времени, так как величина емкости .узла, к которому подключены сток транзистора триггера 12и вход усилителя 13 считывания, мала по сравнению с суммарной емкостьюразрядной шины 3 и входа коммутатора4, При этом вход коммутатора 4, каки разрядная шина 3, успевают разрядиться лишь незначительно, что позволяет сократить энергию, затрачиваемую на предварительный заряд шин3 и входов разрядного коммутатора 4.Далее информация с входов-выходовтриггера 12 через усилитель 13 считывания постулает на информационныйвход-выход устройства,В режиме записи, аналогично режиму считывания, возбуждаются одна иэ,адресных шин 2 и один из входов 9.Одновременно информация, имеющаясяна входах разрядного коммутатора 4,поступает через него на одну иэ парразрядных шин 3 и устанавливает ячейку 1 памяти, подключенную к возбужденной адресной шине 2 в необходимое состояние,Использование предлагаемого изобретения позволяет сократить время выборки адреса при считывании на 107.Формула изобретенияОперативное запоминающее устройство, содержащее матричный накопитель, адресные шины которого являются входами первой группы устройства, разрядные шины подключены к выходам разрядного коммутатора, входы которого являются числовыми входами устройства, а его управляющие входы -н О/52 Ти ВНИИПИ Госу по делам 13035, МосквПодписноекомитета СССРоткрытийская наб д, 4/ аж 589арственногэобретений, Ж, Ра входами второй группы устройства,триггер, формирователь импульсов,вход которого соединен с выходом блока ключей, а входы блока ключей соединены с адресными шинами накопителя, 5о т л и ч а ю щ е е с я тем, что,с целью повышения быстродействия устройства, в него введены ключевые зле=менты на транзисторах, причем стокитранзисторов первого и второго клю- ф 0чевых элементов подключены к входам. Производственно-полиграфическое п разрядного коммутатора, затворы - квыходу Формирователя импульсов, аистоки транэисторов первого и второго ключевых элементов соединеныс входами-выходами триггера, затвортранзистора третьего ключевого элемента является управляющим входомустройства, а сток и исток соединеныс истоками транзисторов первого ивторого ключевых элементов соответственно. риятие, г. Ужгород, ул. Проектная, 4