Последовательное арифметическое устройство

О П И С А Н И Е 1) 528565ИЗОВРЕТЕН ИЯ Союз Советских Социалистических Республик(51) Ч, Кл.- 6 06 Г 7/3 ех заявки Ъ присоедине сударственныи комите 23) ПриоритетОпубл и ко в а но 15.0 овета Министров СССпо делам изобретени и открытий 53) УДК 681.325(088.8 Бюллетень М 3 1 С 111 п 5 05.10.76 ята опубликования 2) Авторы изобретения Бо кин, Б. Н. Малиновский и М. В. Семотю(71) Заявитель енина Институт кибернетики АН Украинской СС де(54) ПОСЛЕДОВАТЕЛЬНОЕ АРИФМЕТИЧЕСКОЕ У ТВО Изобретение относится к цифровой вычислительной технике и может быть применено при построении арифметических устройств цифровых вычислительных машин.Известно последовательное устройство (11, 5 содержащее одноразрядный сумматор, два входных коммутатора кодов операндов, выходы которых подключены ко входам сумматора, входы первого коммутатора подключены к группе входных шин, а второго - к выходу 1 О регистра, вход которого подключен к выходу результата сумматора, третий вход сумматора соединен со входом переносов. Оно может выполнять операцию вычитания чисел, представленных дополнительным кодом независимо от того, в каком регистре находится уменьшаемое или вычитаемое. Устройство реализует алгоритм вычитания вида В - С=В+(С+г,), где В, С и С операнды в прямом и обратном коде (по отношению к коду представления); 20 Г=1 - значение младшего разряда чисел, Коммутатор на первом входе сумматора нужен для инверсии вычитаемого, когда оно поступает из гнешнсго устройства. Это известное устройство требует повышенного расхода ап паратуры, так как первый вход, как правило, связан с несколькими источниками информации, А это означает, что выход каждого из них соединен с первым входом сумматора через входной коммутатор, что удваивает расход 3) аппаратуры по входу. Наиболее близким техническим решением к предложению является последовательное арифметическое устройство 12, содержащее первый регистр, разрядные входы которого подключены к первой группе входных шин, а выход соединен с информационными входами входного коммутатора, второй регистр, входы которого подключены ко второй группе входных шин, а выход соединен с первым входом сумматора, второй вход которого подключен к выходу входного коммутатора, а третий - к выходу элемснтя задержки, вход которого соединен с выходом переноса сумматора. Выполненис операции вычитания в дополнительном коде в этом устройстве предполагает поразрядный сдвиг уменьшаемого пз псрвого регистра, вычитасмого - пз ВтороГО рсГистря, 3 тякжс коммутацию ) хсньшаемого В прямом, вычптасмого - Б ооратом коде, приоазленпс единицы в младшем разряде и выдачу кода рсзультата суммирования, равного раз.ости двух чисел В и С, Б кодс 11 рсдстявлсния сго регистрах. В 111 о.1 нс 1 Вс 011 сРзцп 11 с;1 Ожс 11115 Б псм БРсдпо,1 ЯГзст, и Г) КОДЫ )11 С 1) с НДО Б ПОД Я Ю Б СУ Х 1 М ВТОР Б КОДС ПРСДСТЯВЛСПП 51, РСЗ 1 Л:ГтТ ПО.111 ЯС ГС 5 П БЬ 1- дястс 51 1 якжс Б к)дс рсдс Г 1 влсн 151. Это уст- РО 1 с ГБО х 111) зктсР 1 Ярс ГС 5 с,1 ОжнОС 1 ью У)РЯБ- лепил и по)пжс 1 нь)х коэфф)цпсп Гом 1 Сп)ль- БОВЯ 1 Б 51 сГО 0001;)ОБЯпп 51 Б цслОъ 1, ч 10 СВЯ 311 528565О с выполнением Операции вычитания чисел, когда и процессе суммирования уменьшаемого и обрапого кода вычитаемого требуется вырабатывать сигнал управления и единицу к младшему разряду, что означает неравноценность операций сложения и вычитания как по времени, так и по управлению. С другой стороны, если вычитаемое поступает из внешнего устройства на второй регистр, то необходимо осуществлять дополнительные операции по 1 срскОмутации кодов Оперяндов тяк, чтооь вычитаемое оказывалось во втором регистре, а уменьшаемое - в первом, Тогда для получения разности двух чисел вычитаемое с помощью входного коммутатора можно обратить и сложить с прямым кодом уменьшаемого. А это снижает коэффициент использования оборудования в целом, так как из-за отсутствия коммутатора на втором входе приходится нерационально использовать весь сумматор. Введение дополнительного коммутатора по второму входу приводит к увеличению оборудоваНИ 51,Целью изобретения является повышение коэффициента использования оборудования. В описываемом устройстве это достигается тем, что оно содержит триггер и выходной коммутатор, два управляющих входа которого попарно обьединены с двумя соответствующими управляющими входами входного коммутатора и подключены соответственно к прямому и инверсному выходам триггера, входы которого подключены к входным управляющим шинам устройства, информационный выход сумматора соединен с прямым и инверсным входами выходного коммутатора, выход которого соединен с соответствуюшим входом первого регистра.На чертеже показана схема описываемого устройства.Оно содержит первый 1 и второй 2 регистры для хранения и сдвига кодов операндов, причем разрядные шины первого и второго регисров подключены к первой и второй группам входных шин, сумматор 3 с линией задержки 4 на один такт, входной 5 и выходной 6 коммутаторы, которые могут быть выполнены в виде схем 2 И и 2 И - НЕ, обьединснныс по выходу схемой 2 ИЛИ, тритер 7, выход 8 сумматора 3. Управляющие входы 9, 10 и 11, 12 входных и выходных коммутаторов 5 и 6 попарно объединены и соединены с прямым и инверсным выходами триггера 7, а информационные входы 13 и 14 входных и выходных коммутаторов 5 и 6 соединены соответственно с выходом первого регистра 1 и информационным выходом сумматора 3, Выход входного коммутатора 5 соединен со вторым входом 15 сумматора 3, а выходного - со входом 16 первого регистра 1, первый вход сумматора соединен с выходом второго регистра 2 непосредственно,При работе устройства в режиме сложенгя два числа, записанные в дополнительном коде в первом 1 и втором 2 регистрах, сдвига 4ются младшими разрядами вперед. Тогда на входы сумматора 3 числа поступают из первого регистра 1 в коде представления через входной коммутатор, а из второго регистра 2 тоже в коде представления - непосредственно.При этом триггер 7 по управляющим входам 9 и 11 открывает прямые коммутаторы входного и выходного коммутаторов 5 и б, осуществляя передачу числа В в сумматор, а результата В через информационный выход - из сумматора в коде представления чисел в регистрах 1 и 2,П р и м е р. В первом регистре 1 хранится 15 в дополнительном коде слагаемое В=.+4/8==0,100, а во втором регистре 2 - в дополнительном коде второе слагаемое С= - 3/8= = 1.101. В результате сложения получается число В также в коде представления+ В О 100С =- 1.101В = 0.001 =+1/825 При работе устройства в режиме вычитаниядва числа в дополнительном коде сдвигаютсямладшими разрядами вперед, На второй вход15 сумматора 3 поступает уменьшаемое В изпервого регистра 1 в инверсном коде черезЗо коммутатор 5, а вычитаемое С из регистра 2 -непосредственно на первый вход сумматора 3.При этом триггер 7 управляющими входами1 О и 12 открывает инверсные входы входных ивыходных коммутаторов 5 и 6 и осуществляетЗ 5 передачу уменьшаемого В в сумматор, а результат В из сумматора в обратном коде(т. е. В и В соответственно) по отношению ккоду представления и результату суммирования,40П р и м е р. В регистре 1 хранится в дополнительном коде уменьшаемое В =+4/8=0.100,а в регистре 2 в дополнительном коде вычитаемое С= - 3/8=1,101. Вычитание двух чи 45 сел, представленных в дополнительном коде,осуществляется путем суммирования уменьшаемого в обратном коде с вычитаемым в прямом коде. Полученный результат, после обращения, дает разность чисел В и С в дополни 50ельном коде, т. е, В=В - С.В = 0.100, В = 1,011С=1,101С=1.101В =1.000 В=0.11 =+7/855Таким образом, описываемое устройство,реализующее новый алгоритм вычитания чисел, представленных в дополнительном кодс,повышает коэффициент использования обору 60 дования, поскольку практически не имесг значения в каком регистре находится уменьшаемое и вычитаемое,Устройство управления в известном аналогичном устройстве 2, построенное на триг 65 герах в виде графа автомата, вершины кото.рого однозначно определяют вид выполняемой операции, должно иметь не менее трех вершин: одну - для выполнения операции сложения двух чисел в коде представления; вторую - для сложения двух чисел, одно из которых (уменьшаемое) в прямом, а другое (вычитаемое) в обратном коде с прибавлением 1 в первом такте сложения младших разрядов числа; третью - для сложения чисел (по операции, определяемой второй вершиной) в течение и - 1 такта сложения двух и-разрядных чисел, но без прибавления 1.В отличие от него в описываемом устройстве достаточно двух состояний, определяемых первой и третьей вершинами. При этом оборудование устройства управления, без которого работа как известного, так и описываемого устройства невозможна, относится к одному разряду сумматора, и оно значительно превышает расход оборудования на один выходной коммутатор в описываемом устройстве.Если предлагаемое последовательное устройство имеет связи, описанные выше, граф автомата имеет три состояния, позволяющие реализовать оба алгоритма вычитания чисел, представленных дополнительным кодом: известный алгоритм, когда складывают уменьшаемое в прямом коде с вычитаемым в обратном коде и прибавляют единицу к младшему разряду числа; предлагаемый алгоритм, когда складывают уменьшаемое в обратном коде с вычитаемым в прямом и обращают полученную сумму; управление входными и выходными коммутаторами разделено, а второй регистр связан с регистром числа ОЗУ, то независимо от того, где находятся и откуда поступают уменьшаемое и вычитаемое, операция вычитания выполняется за один цикл, равный по длительности п тактам для и-разрядных чисел. Если, например, вычитаемое хранится в первом регистре, а уменьшаемое поступает из ОЗУ, тогда отрабатывается известный алгоритм, по которому вычитаемое обращается входным коммутатором и в первом такте сложения прибавляется 1. Если из вновь полученной разности, поступившей в первый регистр, надо вычесть число, поступающее в сумматор из ОЗУ через второй регистр, тогда известное устройство не работает. Однако, если автомат устройства управления последовательно возбуждает два состояния, реализующие работу устройства, т. е. обращение кода уменьшаемого (на выходе первого регистра), сложение с прямым кодом вычитаемого (из второго регистра) и обращением кода полу- ценного результата, то устройство выполняет предписанную операцию. В противном случае потребовалась бы дополнительная перекоммутация кодов операндов: уменьшаемос из первого регистра переслать во второй регистр (т, с. нужен коммутатор), вычитаемое из ОЗУ записать в первый регистр (нужен коммутатор или необходимо установить входной коммутатор между вторым регистром и первым входом сумматора), однако при этам автомат устрой 5 10 15 25 30 350 45 50 53 00 65 ства управления также должен был бы иметь дополнительное состояние, определяюшее операцию вычитания известным способом, когда уменьшаемое может находиться в первом или во втором регистрах.Технико-экономический эффект заключается в повышении коэффициента использования оборудования, вследствие его универсальности, так как, независимо от того, где хранится вычитаемое и уменьшаемое, за один цикл (с числом мпкротактов, равным значности кодов операндов) можно выполнять операцию вычитания, реализуя устройством управления тот или иной алгоритм вычитания. Описываемое устройство содержит входной коммутатор по второму входу сумматора, который связан с выходом регистра результата сумматора (как в известных 11, 2 устройствах), а взамен первого входного коммутатора 1, расширяемого по числу подключаемых к нему регистров, введен выходной коммутатор, который соединен только с выходом результата сумматора.Все это не только повышает коэффициент использования оборудования, но даже сокращает его. Формула изобретения Последовательное арифметическое устройство, содержащее первый регистр, разрядные входы которого подключены к первой группе входных шин, а выход соединен с информационными входами входного коммутатора, второй регистр, входы которого подключены ко второй группе входных шин, а выход соединен с первым входом сумматора, второй вход которого подключен к выходу входного коммутатора, а третий - к выходу элемента задержки, вход которого соединен с выходом переноса сумматора, отличающееся тем, что, с целью повышения коэффициента использования оборудования, оно содержит триггер и выходной коммутатор, два управляющих входа которого попарно объединены с двумя соответствующими управляющими входами входного коммутатора и подключены соответсз вснно к прямому и инверсному выходам триггера, входы которого подключены ко входным управляющим шинам устройства, информационный выход сумматора соединен с прямым и инверсным входами выходного коммутатора, выход которого соединен с соответствующим входом первого регистра,Источники информации, принятые во внимание при экспертизе:1. Рабинович 3. Л. Элементарные операции в вычислительных машинах. К., Техника, 1966, с. 258, рис. б 4,а.2. Карцев М. Л, Арифметика цифровых машин. М., Наука, 1969, с. 294.Составитель Ю. ЛедянкинТехред Е, Подурушина Корректор И. Позняковская Редактор Л. Тюрина Типография, пр. Сапунова, 2 Заказ 1966/4 Изд.1589 Тираж 864 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4,5