Устройство для умножения с накоплением комплексных чисел

ваются на четыре группы по четыре разряда. Запись реальной и мнимой частей множимого осуществляется в регистры 13 и 14 в разряды 4-19, в остальные разряды загружаются нули. Выходами регистров 15 и 16 являются младшие четыре разряда (соответственно разрядности группы К щ 4). Блоки 1 и 2 памяти содержат по шестнадцать 10 ячеек, адресуемых независимо с первого и второго адресных входов. В случае равенства адресов на первом и втором адресных входах любого иэ блоков 1,2 обеспечивается доступ к одной и той же ячейке по каждому из входов-выходов.Для правильной работы устройства с целью первоначального обнуления блоков 1 и 2 необходимо произвести холостой пуск устройства хотя бы для одной пары сомножителей, который заключается в предварительной загрузке либо обнулении регистров 5,10. После выполнения холостого пуска вы работан сигнал готовности результата, сброшен сигнал "Запись" регистров 5 и 10, сброшен сигнал "Сдвиг" регистров 13-16, установлен в "0" второй вход элемента И 18, сброшен сигнал на первых входах "Чтение-запись" блоков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3,4 (что обеспечивает поддержание в третьем состоянии выходов элементов И групп 3 и 4 н в активном состоянии первых входов-выходов блоков 1 и 2), установлены в "1" вторые входы элементов И групп 3,4, сброшен сигнал "Сдвиг" сдвигателей 11 и 12, .сброшен сигнал на управляющем входе элемента И 17 (что обеспечивает поддержание в третьем состоя" нии выходов сумматоров 7 и 8 и в активном состоянии вторых входов-выхо 4 дов блоков 1 и 2), установлвиц в третье состояние третьи выходы блока 19 и выходы сдвигателей 1 1 и 12 и открыты выходы регистров 13-15.Работа устройства начинается с момента появления сигнала разрешения ввода данных и одновременной загрузки первой пары сомножителей в регистры. 13- 16. В следующем такте после появления сигнала разрешения ввода данных изменяются следующие выходные сигналы блока 19: сбрасывается сигнал готовности результата, устанавливается в "1" второй вход элемента И 18, взводится сигнал на первых входах "Чтение-запись" блоков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3,4 (что обеспечивает чтение из блоков 1 и 2 в первой половине каждого следующего такта и запись во второй половине, во время чтения выходы элементов И групп 3,4 находятся в третьем состоянии, во время записи - в активном) взводится сигнал на управляющем входе элемента И 17 (что разрешает ему работу). В первой поло" вине каждого следующего такта в сумматоры 6-9 загружается содержимое регистров 13 и 14 и ячеек памяти, блоков 1 и 2, адреса которых задаются младшими четырьмя выходными разрядами регистров 15 и 16, а во второйполовине результат суммирования загружается в те же ячейки блоков 1 и 2 и осуществляются сдвиги в регистрах 13-16. В случае равенства адресов ячеек на первом н втором адресных входах, элемент И 17 во второй половине такта запрещает запись по вторым входам-выходам блоков 1 и 2, а суммирование ведется сумматорами 6 и 9, выходы сумматоров 7 и 8 переводятся в третье состояние, а вторые входы-выходы блоков 1 н 2 - в активное. В четвертом тахте блок 19 запрещает сдвиг в регистрах 13-16 и осуществляется загрузка следующей пары сомножителей (в конце такта), В пятом такте вновь разрешается сдвиг в регистрам 13-16 и в устройстве выполняются те же действия, что и для первой пары сомножителей. Через три такга после загрузки последней пары сомножителей сбрааываетая сигнал разрешения ввода данных и этим заканчивеется первый этап работы устройства.Результатом работы устройства на ф первом этапе является накопление в ячейках блоков 1 и 2, взятых с соответствующими весамн сумм частных произведений, Для получая конечного результата необходимо выполнить умножения содержимого ячеек блоков 1 и 2на их адреса и накопить результат умножений в регистрах 5 и 10. Это выполняется на вором этапе работы устройства минимальным количеством требуемых операций.Второй этап работы начинается через один такт после сброса сигнала ввода данных. При этом блок 19 раэре 147821шает запись в каждой второй половине следующего такта в регистры 5 и 10, запрещает сдвиги в регистрах 13-16, открывает свои третьи выходы и выхо 5 ды регистров 5 и 10 и переводит в третье состояние выходы регистров 13- 5, устанавливает "О" на втором входе элемента И 18, сбрасывает сигнал на первых входах "Чтение-запись бло ков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3 и 4 (что обеспечивает поддержание в третьем состоянии выходов элементов И групп 3,4 и в активном 15 состоянии первых входов-выходов блоков 1 и 2), устанавливает "О" на вторых входах элементов И групп 3,4, сбрасывает сигнал на управляющем входе элемента И 17 (что обеспечивает ,20 поддержание в третьем состоянии выходов сумматоров 7 и 8 и в активном состоянии. вторых входов-выходов блоков 1 и 2).При выбранной для данного частно го случая разрядности реальной и мнимой частей сомножителей и = 16 и разрядности групп разбиения реальной и мнимой частей множителя К = 4, второй этап включает в себя четыре цик ла: в первом цикле в регистрах 5 и 10 накапливаются суммы содержимого ячеек блоков 1 и 2, адреса которых содержат единицы в первом, самом младшем, разряде. Во втором, третьем и четвертом циклах аналогично выбираются ячейки блоков 1 и 2 с адресами, содержащими единицу соответственно во втором, третьем и четвертом разрядах, причем содержимое каждых 40 первых выбираемых во втором, третьем и четвертом цикле ячеек складывается со сдвинутым на один разряд вправо содержимым регистров 5 и 1 О. Сдвиг осуществляется сдвигателями 11 и 12 45 подачей на один такт сигнала "Сдвиг" с седьмого выхода блока 19, причем в самых младших выходных разрядах сдвигателей 11 и 12 устанавливается "О и является арифметическим, т.е. 50 с заполнением освобождающихся разрядов и знаков. Одновременно с указанными действиями осуществляется обнуление ячеек памяти блоков 1 и 2, Вовтором цикле не используется содержимое первых, выбираемых в первом цикле, ячеек, в третьем цикле не используется содержимое первых двух, выбираемых во втором цикле, ячеек,в четвертом - первых четырех, выбираемых в третьем цикле ячеек. Поэтому в первом цикле обнуляются первые выбираемые ячейки, во втором - первые две выбираемые ячейки, в третьем - первые четыре, в четвертом - оставшиеся восемь ячеек. Обнуление выполняется подачей с пятого выхода блока 19 сигнала на первые входы "Чтение-запись" блоков 1,2 и на вхо - ды управления третьим состоянием выходов элементов И групп 3,4 что обеспечивает запись .во второй половине данного такта "О" в соответствующие ячейки).В следующем, после окончания четвертого цикла, такте блоком 19 вырабатывается сигнал готовности результата и устройство переводится в тоже состояние, что и после холостого пуска. Этим заканчивается второй этап работы. Действительная и мнимая части результата могут быть сняты с выходов регистров 5 и 10. Устройство готово к работе с новым массивом сомножителей. При необходимости содержимое регистров 5 и 10 может быть изменено предварительной загрузкой.Разрядность блоков 1 и 2, сумматоров 6-9, регистров 5 и 10, сдвигателей 11 и 12 и количество элементов И групп 3,4 может быть больше 2 п в зависимости от количества вводимыхразрядов расширения.Ф о р м у л а изобретения Устройство для умножения с накоплением комплексных чисел, содержащее регистры реальной и мнимой частей множимого, регистры реальной и мнимой частей множителя, два двухвходовых сумматора,регистры реальной и мнимой частей результата и блок управления, первый выход которого соединен с входами записи регистров реальной и мнимой частей результата, выходы которых соединены соответственно с выходами реальной и мнимой частей результата устройства, второй выход блока управления соединен с входами сдвига регистров реальной и мнимой частей множителя, о т л и ч а ю - щ е е с я тем, что, с целью повышения быстродействия, в него введены блоки памяти реальной и мнимой частей, два комбинационных сдвигателя, две группы элементов И, два трехвходовых сумматора и два элемента И, 1478211причем первые информационные входывыходы блоков памяти реальной и мнимой частей соединены соответственно с выходами элементов И первой и второй групп и первыми информационнымивходами первого и второго трехвходовых сумматоров, вторые информационные входы которых соединены с первыми информационными входами первогодвухвходового сумматора, выходами первого комбинационного сдвигателя ивыходами регистра мнимой части множимого, выход регистра реальной частимножимого соединен соответственно стретьими информационными входами первого и второго трехвходовых сумматоров, выходами второго комбинационного сдвигателя и первыми информационными входами второго двухвходовогосумматора, вторые информационные входы-выходы блоков памяти реальной имнимой частей соединены соответственно с выходами первого и второго двухвходовых сумматоров и вторыми информационными входами тех же сумматоров,входы управления третьим состояниемвыходов которых соединены с первымивходами "Запись-чтение" блоков памяти реальной и мнимой частей, выходом первого элемента И и первым входомвторого элемента И, выход которогосоединен с управляницими входами первого и второго трехвходовых сумматоров, выходы которых соединены соответственно с первыми элементами Ипервой и второй групп и информационными входами регистров реальной имнимой частей результата, выходы которых соединены соответственно с информационными входами первого и второго комбинационных сдвигателей, вхо 5 10 15 20 25 30 35 40 ды сдвига регистров реальной и мнимойчастей множимого соединены с вторымвыходом блока управления, третий выход которого соединен с выходами Кмладших разрядов регистра реальнойчасти множителя, первыми входами первого элемента И и первыми адреснымивходами блоков памяти реальной и мнимой частей, вторые адресные входы которых соединены соответственно с выходами К младших разрядов регистрамнимой части множителя и вторыми входами первого элемента И, второй входвторого элемента И соединен с четвертым выходом блока управления, пятыйвыход которого соединен с вторымивходами "Запись-чтение" блоков памяти реальной и мнимой частей и входами управления третьим состоянием выходов элементов И первой и второйгрупп, вторые входы которых соединены с шестым выходом блока управления,седьмой выход которого соединен свходами сдвига первого и второго комбинационных сдвигателей, восьмой выход блока управления соединен с входами управления третьим состояниемвыходов первого и второго комбинационных сдвигателей, регистра реальной части множителя и регистров реальной и мнимой частей множимого,последовательные входы данных которых соединены с входом нулевого потенциала устройства, входы сигналовразрешения ввода данных и стробапредварительной загрузки которогосоединены соответственно с первым ивторым входами блока управления, десятый выход которого соединен с выходом сигнала готовности результата устройства.1478211 Составитель Е.Мурзинаактор О.Головач Техред М. Ходанич Корректор Т.Малец Заказ,2364/48 Тираж 669 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытия 113035, Москва, 3-35, Раушская наб., д. 4/5 и ГКНТ СС Производственно-издательский комбинат "Патент", г. Узтород, ул. Гагарина, 10