Устройство для вычисления обратной величины нормализованной двоичной дроби

(5)5 С 06 Р 7/52 ЬСТВУ 2 УДАРСТВЕННЫЙ КОМИТЕТЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ГКНТ ССР ПРИ СОПИСАНИЕ ИЗОБР К АВТОРСКОМУ С(56) Авторское свидетельство СССРВ 1125623, кл. 6 06 Р 7/38, 1983.Авторское свидетельство СССРУ 1335985 кл, С 06 Е 7/38, 1986,(54)НОЙ В ДДРОБИ(57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих устройст-вах. Целью изобретения является повышение быстродействия. Устройство содержит регистр 1 аргумента, вычитатель 3, матричный умножитель 5, блок2 памяти, мультиплексор 4. Вычислениеобратной величины происходит путемполучения разности между старшей имладшей частями аргумента и двукратного умножения этой разности на коэффициент. 1 ил. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТЕЛИЧИНЫ НОРМАЛИЗОВАННОЙ ВОИЧНОЙ20 нулями в младших разрядах;иХ - младшая в , часть аргумента с2 нулями в старших разрядах; К - коэ 4 Фициент, соответствующийзначению старшей части аргумента Х, предварительно вычисляется, используя гвардейСкую итерацию ,оол1 где- коэффициенты нгвардейской итерации Чтение коэфАициентов К из блокаи памяти осуществляется старшими в , раз 2 рядами Х аргумента.Устройство работает следующим об разом,В регистраргумента заносится операнд О, с выхода регистра 1 аргумента старшая часть Х операнда 1) поступает на вход блока 2 памяти, на выходе которого выдается коэААициент К. Одновременно старшая часть Хп операнда Э подается на старшие -2 разряды входов уменьшаемого вычитатеиля 3, а на младшие - разряды входов 55 уменьшаемого вычитателя 3 подается уровень логического нуля с шины 6 логического нуля, Младшая частьХ опеИзобретение относится к вычислительной технике и может быть использовано для быстрого вычисления обратной величины нормализованной двоич 5 ной дроби в быстродействующих ариА- метических устройствах.11 ель изобретения - повышение быстродействия устройства.На чертеже приведена схема устройства для вычисления обратной величины.Устройство содержит регистр 1 аргумента, блок 2 памяти, нычитатель 3, мультиплексор 4, матричный умножитель 5, вход 6 логического нуля.В устройстве вычисление обратной величины производится по следующим соотношениям:А=-=(Х-ЬХ) К К1БФгде Б - аргумент нормализованная двоичная дробь (0,5 ( Г) ( 1);иХ - старшая в , часть аргумента с225 ранда 1) подается на младшие -, разря 2 ды входов вычитаемого вычитателя 3, аина старшие в , разряды входов вычитае 2мого вычитателя 3 подается уровень логического нуля с шины 6 логического нуля. С выхода вычитателя 3 полученное значение Х-Х через первый вхоц мультиплексора подается на п входных разрядов входа первого множимого матричного умножителя 5. На п разрядов второго множимого матричного умножителя 5 поступает значение коэААициента К с выхода блока 2 памяти. В результате операции умножения в выходной регистр матричного умножителя 5 записывается число (Х - 4 Х) К, которое через второй вход мультиплексора поступает на п входных разрядов входа первого множимого матричного умножителя 5, второе множимое которого остается без изменения. В результате второй операции умножения в выходной регистр умножителя 5 заносится число (Х -Х)К К, т,е. обратная величина аргумента. Формула изобретенияУстройство для вычисления обратной величины нормализованной двоичной дроби, содержащее регистр аргумента, вычитатель и матричный умно- житель, причем вход логического нуля устройства соединен с входами младших и/2 разрядов уменьыаемого и входом второго разряда вычитаемого вычитателя, вход и/2 младших разрядов вычитаемого которого соединен с выходом и/2 младших разрядов регистра аргумента, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок памяти и мультиплексор, выход которого соединен с входом первого сомножителя матричного умножителя, вход второго сомножителя которого соединен с выходом блока памяти, адресный вход которого соединен с выходом и/2 старших разрядов регистра аргумента и входом п/2 старших разрядов уменьшаемого вычитателя, вход первого и и/2 старших разрядов вычитаемого которого соединен с входом логического нуля, выход вычитателя соединен с первым инАормационным входом мультиплексора, второй инАормационный вход которого соединен с выходом матричного умножителя.