Патенты с меткой «многопроцессорная»

Номер патента: 525953

Опубликовано: 25.08.1976

Авторы: Долкрат, Евдолюк, Каневский, Кащавцев, Колтыпин, Крамфус, Новик, Подлесный, Степанов, Федосеев

МПК: G06F 15/177

Метки: вычислительная, изменяемой, конфигурацией, многопроцессорная

...следующим образомОперационная система, размещая програм мы в памятиприсваивает,каждой программе ,ПРИОРИтЕт (ВОЗМОЖНО ПРИСВОЕНИЕ ОДИНЯонт- о ГО ПРИОРИтЕта НЕСКОЛЬКИМ ПРОГРЯММЯ);),."2 Я , каэкдого из ВОзможпьх значений пр)ориот 1 опера)синая система формирует Очередь программ; при этом часть очередей может 6 ЫтЬ ПуотОИ, ЕСЛИ В тЕКущкй МОМецт В СИС".)т) теме отсутствуют Заяви на выполнеие про= грамм с данньем)2 ПриоритеТЯМ. Для ОПРеде-" ления не пустых очередей программ операционная система записывает в фиксированной ЯЧЕЙКЕ ПЯМЯтн (НЯПРИМОР В МОДУЛЕ С НУЛЕ вым логическим номером единит)т В )эазря-.- дах, соответствующих не пустым О ет)едим,При Выполнении црограл(мы на 1 ро 18(эсг,-ре 1 в регистр 6 теку 1)его приорнтета зо .НОСИТСЯ...

Номер патента: 670937

Опубликовано: 30.06.1979

Авторы: Долкарт, Крамфус, Пурэ, Степанов, Федосеев

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...устройства 3 управления прерыванием. Занесение программыв очередь процессором 1 осуществляетсяпутем передачи информации из блока 5 через его четвертый выход в блок 11 занесения в очередь, который через второй выходпередает информацию программы в ОЗУ 2,а через первый выход - запрос и номерприоритета программы на третий выходпроцессора 1, который соединен с входомблока 12. Блок 12 приоритетного выборазапросов при одновременном обращении кнему нескольких процессоров 1 выбираетнаиболее приоритетный (по позиционномуприоритету) и передает номер приоритетапрограммы в блок 13 установки регистразаполненных очередей, который устанавливает в 1 соответствующий разряд в регистре 14.Таким образом, по мере занесения операционной системой программы в...

Номер патента: 962965

Опубликовано: 30.09.1982

Авторы: Горбачев, Игнатьев, Кисельников, Мясников, Торгашев

МПК: G06F 15/163

Метки: вычислительная, многопроцессорная

...2 по шине 3 волновых команд поиска пути блок 9 выдает их со своего выхода на приоритетный блок 11, который выделяет самую приоритетную входную линию и формирует ее двоичный код, Двоичный код приоритетного входа, по которому поступает волновая команда поиска путИ, преобразуется дешифратором 16 в унитарный код и записывается н, регистр 13,Код с выхода регистра 13, через элемент И 19 поступает в блок 9 для передачи его н предшествующий модуль 2 коммутации более низкого уровня с целью подтверждения принятия к исполнению волновой команды. Инверсный код с выхода регистра 13 через элемент И 20 аналогичным образом передается в модули 2 коммутации предшествующего уровня в качестве квитанции отказа на установление соединения. Выделенная...

Номер патента: 751238

Опубликовано: 15.07.1983

Авторы: Бирюков, Виленкин, Головань, Жуков, Затуливетер, Итенберг, Костелянский, Медведев, Набатов, Пивоваров, Прангишвили, Резанов, Фищенко

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...управления, информационнойшиной и буферной памятью, второйвход которой соединен с седьмымвходом процессора, память и буферная память соединены двустороннейсвязью между собой, а узел загрузки содержит счетчик, коммутатор,шифратор и регистр, причем, первый и второй выходы счетчика соединеныс первым и вторым выходами узла, первый вход которого через последовательно соединенныерегистр и шифратор соединены с первым входом коМмутатора, второй вход которого является вторым входом узла, а третийвход соединен со вторым выходомсчетчика, выход коммутатора соединен с входом счетчика и третьим. выходом узла.Функциональная охема многопроцессорной вычислительной системы представлена на чертеже и содержит следующие блоки: процессоры 1, операционный...

Номер патента: 1168960

Опубликовано: 23.07.1985

Авторы: Борисенко, Гантман, Горинович, Жилиев, Игнатущенко, Караванова, Костелянский, Лехнова, Лобак, Прангишвили, Прохорова, Рабинович, Резанов, Трахтенгерц, Щербаков

МПК: G06F 15/177

Метки: вычислительная, многопроцессорная

...Система по п. 1, отличающаяся тем, что узел формирования режимов содержит два элемента И, два элемента НЕ и триггер, причем третий и четвертый входы узла соответственно через первый и второй элементы НЕ подключены к первым входам пер1168960 вого и второго элементов И, к вторым входам которых подключены соответственно второй и первый входы узла, выходы первого и второго элементов И подключены соответственно к единичному и нулевому входам триггера, прямой и инверсный выходы которого соединены соответственно с первым и вторым выходами узла. 4. Система по п. 1, отличающаяся тем, что 1-й узел анализа готовности векторных операндов 1;-го операционного блока содержит триггер и элемент И, причем управляющий вход 1:-го узла соединен с...

Номер патента: 1277129

Опубликовано: 15.12.1986

Авторы: Андрющенко, Белицкий, Леонтьев, Палагин, Сигалов

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...цикле устройства 2 и 3 устанавливают на шине 25сигнал уровня "Лог, О и переводятего в состояние "Лог. 1" тогда, когда устройство, к которому производится обращение, оказывается готовым к завершению цикла обмена информацией. До тех пор, пока по шине 25поступает сигнал "Лог. 0", на выходеэлемента И 15 сохраняется сигнал1 1Лог. 1 и вход синхронизации микропроцессора 7 блокирован. При поступлении по шине 25 сигнала "Лог,блокировка входа синхронизации прекращается. Пусть блок 5 содержит 4 к ячеек с разрядностью 2 (соответствует числу состояний процессора: "0" - процесс не готов к исполнению, "1" - процесс готов к исполнению, но не исполняется, "2" - процесс исполняется, "3" -( Б:=Б при БО, Б: =Я+1 при Б=1,Б:=Б при М 1,прОцесс выполнен)....

Номер патента: 1464168

Опубликовано: 07.03.1989

Авторы: Золотовский, Карпенко, Коробков, Степанян

МПК: G06F 15/163

Метки: многопроцессорная

...отличается ат работы с внутренней памятью преждевсего тем, чта готовность данных,пня дальнейшего вычисления априори неизвестна, Поэтому блок многавхадавага буФерного регистра снабжается специальными семафорами, катсрые в;:адят в угль; оповещения (фиг. 3).Рассмотрим, как осуществляется передача данных между двумя процес=. сарами, например между вторым (источник) и первым (приемник). Для нередачи используется специальная ко" манда. Эта команда позволяет указать адрес передаваемого даннога. Пусть, например, необходимо произвести умножение двух чисел с последующей псредачей результата в другой процессор. Фрагмент программы имеет видУМНЗ, А 1; Р, А 2ПЕР-56 П) 01, А 2Здесь 3, Р, П - признаки адресации (3 - память 24 данных, Р - блок...

Номер патента: 1494005

Опубликовано: 15.07.1989

Авторы: Дмитров, Соколов, Тимонькин, Ткаченко, Харченко

МПК: G06F 9/50

Метки: многопроцессорная

...поступающим с выхода элемента И 12, навход которого поступает единичныйсигнал с выхода триггера 14,Импульсный сигнал с выхода элемен 5 Ота ИЛИ 1 О пройдет через открытый элемент И 17.М и своим передним фронтомсбросит в нуль триггер 22.М и регистр23,М, а также, поступая на управляющийВХОД процессора 1,М снимет с егосигнального выхода единичный сигнал. Если отказавший процессор единст, венный, то на выходе элемента ИЛИ 11появится нулевой сигнал, который откроет элемент И 261 в результате чего по заднему фронту импульса с выхода элемента ИЛИ 10 триггер 14 установится в нуль и многопроцессорная система будет готова к обслуживанию следующих заявок.В случае отказавших процессоровна выходе элемента ИЛИ 1 будет сохраняться единичный сигнал, в...

Номер патента: 1522228

Опубликовано: 15.11.1989

Авторы: Астахов, Райкерус, Смирнов

МПК: G06F 15/16

Метки: многопроцессорная

...действию сигнала "Начальная установка", и цикл бегущий нуль" повторяется, На вторых входах каждого элемента ИЛИ 17 арбитра 3 пины, соединенных с соответствую-, щими выходами сдвигового регистра 16 устанавливается при этом поочередно лог, лОл на время, равное периоду импульсов генератора 14, Таким образом, при совпадении лог, "01,на первом и втором входах одного (-го) иэ элементов ИЛИ 17 на его выходе и, следовательно, на 1-м выходе 5 разрешения зах .та шины устанавливается лог,0, Так как на первом и втором входах элемента И 33 узла 12 управления 1.-гопроцессора устанавливается значениелог. 0, то на его выходе - такжелог, 0, Сигнал лог, О, поступаяс выхода элемента И 33 на управляющийвход управляемого буфера 11 шины, выводит...

Номер патента: 1569843

Опубликовано: 07.06.1990

Авторы: Вакулин, Гурин, Ильин, Кобозев, Харитонов

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...может быть не большчисла разрядов магистрали данньг;.Такое ограничение можно считать несущественным, если учесть, что всистемах с общей шиной максимальноечисло абонентов ограничено нагрузочной способностью линий связи и эффективностью использования общей шины,45Поэтому при 32-разрядной магистралиданных максимальное значение М, равное 32-м, можно считать вполне достаточным. 5 Оформула изобретения 1. Многопроцессорная вычислител.- ная система, содержащая И процессоров, блоки общей памяти, устройства ввода, арбитр общей шины, устройства вывода и блок состояния, причем выходы адреса и входы-выходы данных процессоров соответственно подключсны к входам адреса и входаи-выход и 5 156984314-й и 15-й разряды адреса поступаютна сумматор 26 по...

Номер патента: 1575196

Опубликовано: 30.06.1990

Авторы: Митрофанов, Митрофанова, Нагулин

МПК: G06F 15/173

Метки: архитектурой, конвейерной, многопроцессорная

...запоминающим устройством 2, либо с оперативным запоминающим устройством 3 в зависимости от состояния коммутатора 4, управляемого процессором 5. Обработка данных начинается по готовности данных для считывания, о чем процессору 5 сообщает процессор 1 через специально выделенную в ОЗУ ячейку межпроцессорной связи, Цанные обрабатываются по заданному алгоритму, Пусть процессор 5 начал рабо. - тать с пакетом данных из оперативного запоминающего устройства 2. Процессор 1 запишет в этом же втором такте в оперативные запоминающие устройства 2 и.3 одновременно следующий пакет данных, полученный им извне и обработанный по соответствующему алгоритму.В третьем такте работы конвейера процессор 1 занесет третий пакет данных в оперативные запоминающие...

Номер патента: 1589287

Опубликовано: 30.08.1990

Авторы: Евченко, Левшин

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...б) на выходеэлемента ИЛИ-НЕ 12 и соответственновыходе. признака коммутатора 6 формируется сигнал "Предоставление магистрали" уровнем "1" При этом инвертированный сигнал с выхода элементаИЛИ 26 обеспечит уровень "0" на втором информационном выходе коммутатора 6, а также на втором информацион"ном входе коммутаторов 6, входящих.в процессоры с меньшимномером.Накопление кода в блоке 11 отсчета времени происходит по импульсамтактового генератора, поступающим 40на пятый управляющий вход коммутато-.ра 6. Если процессор долго находитсяв состоянии "ожидания" (т.е, не поступает сигнал "Занятие магистрали"на четвертый управляющий вход коммутатора 6), то по истечении определен 11 11ного времени сигнал уровнем 1 свыхода перемещения блока 1 1...

Номер патента: 1601614

Опубликовано: 23.10.1990

Авторы: Евдокимов, Кизим, Сигарев, Тарчук

МПК: G06F 15/163

Метки: многопроцессорная

...23.2 блока 2.(-1) обмена. На вход 24 поступает сигнал В 1 единичного9 1 буровня, а на вход 26 - сигнал "Передача порта 1" (П 1) нулевого неактивного уровня, которые поступают в блок2. обмена. В блоке 2.1 операнд повходу-выходу 23.1 поступает на первыйвход-выход узла 2 двухпортовой памяти, который в этом случае выполняетфункцию информационного входа, стробзаписи по входу 20 поступает на входСЗ узла 12, Синхроимпульс по входу281 поступает на входы синхронизации Р-триггера 8,1 и ЗК-триггера 9.1,при этом триггеры продолжают оставаться в единичном состоянии. Единичный сигнал с прямого выхода 3 К-триггера 9.1 и сигнал В 1 по входу 24 единичного уровня, поступая на соответствующие входы элемента И-НЕ 11,формируют на его выходе сигнал В=...

Номер патента: 1605247

Опубликовано: 07.11.1990

Авторы: Вакулин, Гурин, Ильин, Кобозев, Харитонов

МПК: G06F 13/00, G06F 15/17

Метки: многопроцессорная

...вход схемы 12 сравнения, на второй вход которой подан адрес регистра 17 сообщений в адресном пространстве блока 3. Сигнал с выхода схемы 12 сравнения поступает на пер0524 7 6 25 30 следний в ответ на сигнал СО формирует сигнал разрешения прерываний,который поступает по линии 28 на соответствующий вход блока 4. В ответна этот сигнал блок 4 выставляет сигнал строба вектора прерываний (СВП)на линию 27 и выставляет вектор прерывания на шину 30. По сигналу СВПузел 9 формирует сигнал подтверждения 40 захвата магистрали, который поступает по линиям 23 на шину межпроцессорного обмена и запускает формированиецикла магистрали в контроллере магистрали (также входит в известный 45 блок управления обменом): выдается сигнал В-занято, с задержкой 100...

Номер патента: 1436714

Опубликовано: 30.12.1990

Авторы: Ильин, Кобозев, Корнеев, Харитонов, Яковлев

МПК: G06F 15/16

Метки: данных, многопроцессорная

...с процессора б или устройства 9. Этот адресанализируется арбитрами 8 всех ПИ, аПМ, которому принадлежит укаэанныйадрес, организует доступ к указанномуадресу в своем адресном пространстве(ячейки памяти 7, регистры управленияустройства 9, регистры устройства 10)по шине 11 или 12, причем если обменнаправлен к блоку 7, то доступ организуется по дополнительной шине 12, вином случае " по внутренней шине 11,приостанавливая на время одного обмена работу процессора 6. Если процессор 6 второго ПИ обращается для обмеНа к другому модулю, то производитсяаналогичная процедура захвата второйшины межпроцессорного обмена 1 или2 и обращение к памяти ПИ, в том числе и первого, не замедляя при этомработу процессоров 6 и обеспечиваятаким образом "прозрачный"...

Номер патента: 1647597

Опубликовано: 07.05.1991

Авторы: Белицкий, Зайончковский, Панина

МПК: G06F 15/16

Метки: многопроцессорная

...выше, т.е, сопровождается Аормированием на выходе запроса данного блока процессора 1 сигнала требования внешней магистрали и в случае получения от арбитра 5 разрешающего сигнала через коммутаторы 16-20 внутренняя магистраль подключается квнешней.Схемой 33 сравнения осуществляетсясравнение адресных кодов, находящихсяна адресном выходе микропроцессора и на адресном. входе-выходе устройства7, а также сравниваются состояниявыхода "Обращение к памяти" микропро 1647597цессора и входа-выхода устройства 9.При совпадении указанных кодов,которое всегда возникает для активного (захватившего системную магистраль),процессора, на выходе схемы 33 сравнения появляется активный уровеньлог. "1", разрешающий при наличии сигнала готовности на входе-выходе...

Номер патента: 1665381

Опубликовано: 23.07.1991

Авторы: Боровиченко, Ермакова, Степанов

МПК: G06F 15/167

Метки: вычислительная, многопроцессорная

...магистрали закончится после того, как все процессоры 2 п роведут исследование содержимого собственной кэш-памяти и, при необходимости, запись в нее информации с магистрали, Элемент И 16 процессора 2, выполняющего запись на магистрали, получив ответ с блока 1 памяти по шине 27 ответа и ответы от процессоров 2 по шине 28 ответа на запись, устанавливает через элемент ИЛИ 19 готовность в операционный блок 3.Формула изобретения Многопроцессорная вычислительная система, содеращая блок общей памяти, И процессоров, каждый из которых содержит операционный блок, четыре шинных формирователя, блок арбитра магистрали, два элемента И, элемент ИЛИ, два элемента НЕ, причем вход-выход адреса и вход-выход данных каждого из процессоров через одноименные...

Номер патента: 1686455

Опубликовано: 23.10.1991

Автор: Грецкий

МПК: G06F 15/177

Метки: многопроцессорная

...модулей 1 посылает блока 2 очевиден из схемы на фиг. 5. Осозапрос на вывод в собственный блок 2, при бенностью является возможность блокиэтомближайшийправыймодуль 1 отзабло- ровки, которая осуществляется подачей кированного получает разрешение на вы- сигнала блокировки на первый входэлеменвод, а остальные модули 1 ждут сигнала на 35 та ИЛИ-НЕ 29 и на первый вход элемента ввод от внешнего источника, которым мо- ИЛИ 28, второй вход которого подключен к жет быть сигнал окончания вывода главного входу занятости блока 2, а выход - к входу в данном цикле модуля 1, После завершения занятости арбитра, при этом активизация входа вывода начинается ввод новой порции ин- блокировки приводит к снятию признака эаформации для дальнейшей...

Номер патента: 1695318

Опубликовано: 30.11.1991

Авторы: Байда, Дмитров, Нестеренко, Середа, Тимонькин, Ткаченко, Харченко

МПК: G06F 15/16

Метки: многопроцессорная

...24 триггер 13 установится в нулевое состояние. Нулевой сигнал с его инверсного выхода закроет схему приоритета, образованную элементами 152025 30 354045 50 55 34,1 - 34.й, и откроет коммутатор 4 для прохода информации с выхода коммутатора 3, Среди свободных процессоров (о наличии в системе хотя бы одного свободного процессора свидетельствует единичный сигнал на выходе элемента И - НЕ 11) определяется только один. Этот процессор подключается к паре процессоров, которая выдала несравнение кодов, По заданному фронту импульса со входа 24,через коммутатор 31.К и коммутатор 3 на входы элементов сравнения 32,1 - 32.й поступает код задачи из регистра 27.К, Теперь единичные сигналы появятся на выходах двух элементов сравнения 32,К, 32.М....

Номер патента: 1709330

Опубликовано: 30.01.1992

Авторы: Гончаренко, Жабин, Ишутин, Савченко, Ткаченко

МПК: G06F 15/16

Метки: многопроцессорная

...и выходных сигналов используются соответствующие сигналы этого микропроцессора (" Запрос шины", "Предоставление шины" и т. д,). Если число сигналов должно быть увеличено, то это достигается с помощью портов ввода-вывода, например, стандартных микросхем К 580 ВВ 55, В 1802 ВВ 1 и др.В состав общей шины 2 входят проводники, обеспечивающие передачу между устройствами адреса, данных и управляющих сигналов. Количество и назначение указанных проводников определяется выбранным процессором. Например, для процессора микроЭВМ "Электроника 60" число и назначение указанных проводников определяется в соответствии с ОСТ. Для построения системной памяти 3 могут быть использованы микросхемы типа К 565 РУЗ, К 565 РУ 6, а также К 573 РФЗ, К 537 РУ...

Номер патента: 1735863

Опубликовано: 23.05.1992

Авторы: Булай, Тулакин

МПК: G06F 15/16

Метки: многопроцессорная

...19 ведет к установке "0" на выходе элемента И 43. Сигнал с.выхода элемента И 43 заставляет процессорный элемент 8 перевести в отключенное состояние все свои выходы и Ъключает шинный Формирователь 9, тем самым внутренняя магистраль 20 выбранного контроллера подключается к системной магистрали 15, Одновременно с этим сигнал с выхода элемен та И 33 (шина 19) задержанный наэлементе 3 Ь задержки, запрещает Формирование сигнала на выходе 17 и устанавливает в "0" сигнал на выходе элемента ИЛИ-НГ 37 Задержка необходима для обеспечения требуемой предустановки адреса по отношению к сигналу обмена на внутренней магистрали выбранного контроллера. Величина задержки зависит от быстродействия шинного Формирователя 9 и пропускной способности...

Номер патента: 1735866

Опубликовано: 23.05.1992

Авторы: Бек, Дмитров, Тимонькин, Ткаченко, Харченко, Чернышов

МПК: G06F 15/16

Метки: многопроцессорная

...поэтому для нормальной работы системынеобходимо, цтобы процессоры выста.вили код результатов решения в пау"эах между импульсами с входов 45 аснимали после того, как получат сиг.нал о том, что код принят (поступитна соответствующий вход 37 1-37,п).Кроме того, два процессора, решающиеодну задачу, выдают коды результатарешения задачи в пределах, одноготакта импульсов с входа 45.После того, как коды результатоврешения задачи запишутся в регйст ры 17,К и 17,М, появляются единичные сигналы на выходах элементов ИЛИ31,К и 31,М, которые аереэ элементыИ 27.К, 27,М поступают в. блок 2 при"оритетов в качестве запросов.на .подфф клюцение к выходу коммутатора 3.Блок 2 приоритетов анализирует запросы, поступающие от всех каналов,и подключает...

Номер патента: 1741144

Опубликовано: 15.06.1992

Авторы: Бек, Дмитров, Тимонькин, Ткаченко, Харченко, Чернышов

МПК: G06F 15/16

Метки: многопроцессорная

...(допустим, в процессоры 42,К и 42,М). В этом случае на инверсном выходе триггера 22.К будет единичный сигнал. Элемент И 14.К будет открыт. Сигналы с выхода элемента ИЛИ 31.К поступят через открытый элемент И 14.К в блок 2 приоритетов в качестве сигнала запроса. Блок 2 приоритетов анализирует все поступившие запросы и выдает единичный сигнал на одном из выходов 12.1 - 12,п. Если нет более высокоприоритетных запросов, то выдается единичный сигнал на выходе 12,К, разрешая проход кода задачи и кода результата решения задачи с выходов регистров 16.К и 17,К соответственно через коммутатор 3, Код задачи с выхода коммутатора 3 поступает на входы всех блоков сравнения 20.1-20.п, на другие входы которых поступают коды с выходов...

Номер патента: 1783538

Опубликовано: 23.12.1992

Авторы: Бек, Дмитров, Тимонькин, Ткаченко, Харченко, Цветинский, Чернышов

МПК: G06F 15/16

Метки: многопроцессорная

...быть нулевая информация.В блоке 1 регистров дешифратор 123 выдает управляющие сигналы записи очередной задачи в тот или иной канал, Задачи с наибольшей степенью важности записываются в канале 124.1, а с наименьшей - в канале 124,3.Код важности задачи - это двухразрядный код, причем задаче с наибольшим кодом важности соответствует код "ОО", задаче, которая должна решаться в двух процессорах соответствует код "01", а задача, которая должна решаться в одном процессоре, несет код "10". В соответствии с этими кодами и управляющие сигналы на выходах дешифратора 123 появляются для канала 124.1-124,2-124.3;В регистрах 118.1-118,1 всех каналов 10 15 20 25 предусмотрен разряд лишь для второго разряда кода важности, т.е. в этом разряде...

Номер патента: 1792540

Опубликовано: 30.01.1993

Авторы: Артур, Витор, Вэллас, Джеймс, Джордж, Ричард, Эльмер

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...убываютри микросекунды проходят без ответа отщим) счетом выходного адресного счетчика запрошенной ведомой подсистемы, то цикл 20 28 адреса, сйстемной шйны 13 прекращается. Если од-: . 3) разрешает блоку сравнения 44 выполна из других подсистем е режиме ведущего нять сравнения данных на информационной устройстаа запрашивает доступ к систем- магистрали 32 общейсистемнойшины; ной шине 13 ине получает ответа за 5 мик-:4) управляет ответами устройства 6 на росекунд, то цикл системной шины 13 25 команды отйодсистем 1; прекращается. Если инициирован цикл счи-5) управляет Специальными операциятывания устройства 6 и ожидаемый ответ- " ми Системной,шины 13 воеремялогического ный циклсистемной шины 13 (вторая: тестирования 0(Т и инициализации при...

Номер патента: 1798797

Опубликовано: 28.02.1993

Авторы: Гаврилов, Гончаренко, Дорожкин, Жабин, Ишутин, Макаров, Савченко, Ткаченко

МПК: G06F 15/16

Метки: многопроцессорная

...линии запрет ПД между процессорнь 1 ми блоками 1,1 и 1,2 появится при этом низкий уровень, который через элементы 7,2 и 8,2 откроет дешифратор 9,2. При этом на информационном входе второго триггера 6.2 установится низкий уровень. Но сигнал ППД 2 на входе процессорного блока 1.2 не появится, так как низкий уровень нэ тактирующем входе второго триггера 6,2 (СИА 1) запрещает запись в него, По окончании обмена процессорный блок 1,1 сбрасывает сигналы ТПД 1, СИА 1, На выходе второго триггера 6,1 сбрасывается, а на выходе второго триггера 6,2 устанавливается сигнал ППД.Элементы задержки 8.1,8,М служат для задержки сигналов, открывающих дешифраторы 9,19,М на время, достаточное для переключения первых триггеров 4,1,4,Й, Необходимость такой...

Номер патента: 1798799

Опубликовано: 28.02.1993

Авторы: Вдовиченко, Кишенский, Панова, Христенко

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...подсчитывающего число хранящихся в блоке 2 50 заявок. Если же в триггере 25 признак равен"0", сигнал на выходе блока 6 отсутствует, т.е, заявка игнорируется.Блок памяти 1 работает как кольцевойбуфер. Считывание из него очередной заяв ки осуществляется по сигналу запроса процессора 2 (первого). Адрес считываемой ячейки определяет счетчик 11 адреса считывания, одновременно его содержимое инкрементируется при считывании, а содержимое счетчика 10 декрементируется. Считывание очередной заявки осуществляется в том случае, если в блоке 1 имеется хотя бы одна заявка. Если заявок нет, с выхода обнуления счетчика заполнения 10 формируется положительный сигнал, запрещающий прохождение сигнала запроса на блок памяти 1. При запрете на...

Номер патента: 1805477

Опубликовано: 30.03.1993

Автор: Потапенко

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...этот сигнал и поместит на линию Р 1,6 единичный, а на линию Р 1,7 - нулевой сигнал, при этом на выходе элемента И - НЕ 21 узла связи неисправного устройства 1 появится низ 5 10 15 20 25 30 35 40 4550 55 кий уровень сигнала, который переведет соответствующий триггер 20 в единичное состояние. При этом сигнал низкого уровня с прямого выхода триггера 20запретит прохождение сигналов сопровождения ЗАПРОС, ПОДТВЕРЖДЕНИЕ и ПРИЗНАК ВЕДУЩЕГО через элементы И 8,11,13,15 а разрешит единичным уровнем с прямого выхода триггера 20 их прохождение от предыдущего устройства 1 через элементы И 9,10,12,15 в обход неисправного устройства 1. Сигнал низкого уровня на линии Р 1.7 заблокирует элемент И - НЕ 21 узла связи 22 перед неисправным устройством 1 от...

Номер патента: 1820391

Опубликовано: 07.06.1993

Авторы: Гончаренко, Жабин, Кожевников, Ткаченко

МПК: G06F 15/16

Метки: вычислительная, многопроцессорная

...Вэтом случае высокий уровень с входа ЗО.Кесли на линии 9 нет уровня логической "1", что необходимо для исключения одновременного срабатывания двух модулей 15 Л, попадает на вход формирователя 41 ЛК после чего на выходе элемента 41.К формируется импульс, который сбрасывает триггер 34.1 и через буфер 43.М поступает на линию 9.Так как все триггеры 33, ( = 1.п) после начальной установки находятся в нулевом состоянии (на инверсном выходе - высокий уровень), то на входах 28. модулей 11, ( = 2,п) установлен уровень логического "0", который удерживает соответствующие триггеры 33( = 2.п) в нулевом состоянии, На выходе же 28.1 модуля 15,1 - высокий уровень, поскольку он соединен с входом 4 системы.Таким образом, при возникновении первого...

Номер патента: 1837309

Опубликовано: 30.08.1993

Авторы: Бек, Дмитров, Тимонькин, Ткаченко, Харченко, Цветинский, Чернышов

МПК: G06F 15/16, G06F 9/46

Метки: вычислительная, многопроцессорная

...входы 83.К, 84,К, 85.К блока 5 выдачи результата, управляющий вход 86,К блока 6 управления, управляющий выход 87 блока 6 управления, управляющий вход 88.К блока управления, управляющие выходы 89, 90, 91 блока 6 управления, управляющий вход 92.К блока 9,К принятия решения, управляющий вход 93.К блока 6 управления, управляющий выход 94 блока 6 управления, управляющий вход 95,К блока 6 управления, управляющие выходы 96, 97 блока 6 управления, управляющие выходы 98.К, 99.К блока 9,К принятия решения, управляющие входы 100,К, 101,К блока 9.К принятия решения, управляющие выходы 102, К, 103.К, 104.К, 105.К блока 9. К принятия решения, управляющий вход 106.К блока 9.К принятия решения, информационный вход 107.К блока 9,К принятия решения,...