Многопроцессорная система

ТЕЛ ЯСТВ йоичковски во СССР 1986. Р 13/00, ОСУДАРСТВЕННЫЙ КОМ0 ИЗОБРЕТЕНИЯМ И ОЩРИ ГННТ СССР ВТОРСЯОМУ С ЩДа(57) Изобретение относится к вычислительной технике и позволяет повысить производительность за счет разгрузкисистемной шины при работе со спусковыми Аункциями.Многопроцессорная система содержит и процессоров 1, иблоков 2 системных операций,п блоков 3 запуска, блок 4 общей памяти,арбитр 5 системной магистрали, 8 разрядный индюрмационный вход-выход6 устройства, 16-разрядный адресныйвход-выход 7, вход-выход 8 "Чтениезапись", вход-выход 9 "Обращение кпамяти", выход "Обращение к внешнему устройству", первый и второй сии"хронизирующие входы 11, 12, вход-выход 13 захвата магистрали, вход-выход 14 готовности. 4 ил.Изобретение относится к вычислительной технике и предназначено для создания децентрализованных высокопроизводительных вычислительных систем,Целью изобретения является повьппение производительности устройства за счет уменьшения интенсивности обрацения процессоров многопроцессорной системы к общей шине при работе со спусковыми Функциями.На Фиг.1 представлена схема многопроцессорной системы; на Фиг,2 - схема процессора; на Фиг.З - схема блока системных операций;на Фиг,4схема блока запуска.Схема многопроцессорной системы (фиг,1) включает и процессоров 1, и блоков 2 системных операций, п блоков 3 запуска, блок. 4 общей памяти, арбитр 5 системной магистрали,8-разрядный информационный вход-выход 6 устройства, 16-разрядный адресный вход-выход 7 устройства, вход-выход 8 "Чтение-запись" устройства, вход- выход 9 "Обращение к памяти" устройства, выход 10 "Обращение к внешне 10 20 му устройству", внешние первый и втоку) информации, или приема очередной инструкции (части инструкции), микропроцессор 15 задает на адресном выходе код адреса, на выходе "Чтение/запись" - сигнал направления передачи слова информационным входом- выходом (в микропроцессор при уров 55 рой синхронизирующие входы устрой-. 30 ства 11 и 12, вход-выход 13 захвата магистрали, вход-Выход 14 готовности устройства.Процессор 1 состоит из микропроцессора 15, коммутатора 16 данных, коммутатора 17 адреса, коммутаторов 18-20 управления, триггера 21, эле" .ментов И 22-26, элемента ИЛИ 27 и элемента НЕ 28.Схема блока системных операций 40 (Фнг.3) содержит дешифратор 29, ре-гистр 30 данных, регистр 31 кода спусковой функции и элемент И 32,Схема блока 3 запуска (Фиг.4) состоит из схемы 33 сравнения, компаратора 34, триггера 35 и элемен- тов И 36 и 37.Многопроцессорная система работает следующим образом.При.всяком обращении, проводимом с целью или приема (выдачи) слова данных от источника (к приемнине лог."1" и из микропроцессора при уровне лог."0" сигнала),.на выходе "Обрацение к памяти" либо на выходе "Обращение к внешнему устрой 11ству - сигнал низкого уровня, интерпретирующий код адреса в качестве ячейки памяти нли номера устройства ввода-вывода, а на выходе признака обращения - сигнал обращения.Определенные группы кодовых комбинаций, выставляемые на адресном выходе, воздействуя значениями старших позиций адресного слова на элемент И 26, вызывают появление на его выходе потенциала низкого либо высокого. уровня. Первый из них связывается с доступом к личным ресурсам (не показаны), например, блока памяти и отдельных регистров. В этом случае обмен информацией выполняется традиционным способом.В цикле обрацения к приемнику (источнику) информации который нахо" дится вне.процессора, т,е, подключен, к входам-выходам 6-9, 13, 14, входам 11, 12 и выходу 10, выставляемый на выходе призйак обреЧения микропроцессора 15 уровень лог."О" вместе с сигналом того же уровня на выходе триггера 21, а также при, наличии высокого потенциала на выходе элемента И 26 установит через элемент И 22 высокий уровень сигнала на выходе запроса данного блока процессора 1,Дляустановления связи процессор ожидает .: появление высокого потенциала на входе разрешения. Этот сигнал, поступающий в соответствии с заданной системой приоритетов от арбитра 5 системной магистрали, воздействует на первый вход элемента И 24 и при высоком уровне потенциала (соответствует ситуации 1 фОбщая информационная шика свободна" ) на входе-выходе режима магистрали устройства 13, определяет наличие лог."1" на 1-входе триггера 21, Нарастание Фронта сигнала на синхронизирующем входе 11 укажет триггеру 21 переход в состояние "1", что обусловит прекращение действия высоких уровней на входе-выходе устройства 13 и на выходе запроса данного блока процессора.Уровень лог. "1" на прямом выходе триггера 21 при начальном ("нулевом") состоянии прямого выхода триггера 35, воздействуя через элемент И 23 на управляющие входы ком5105 20 25 30 35 40 45 50 55 5 164 мутаторов 17-20 и первый управляющий вход коммутатора 16 данных, определяет передачу на вход-выходы устройства 7-9 и выход 10 устройства задающих кодов с выходов микропроцессора 15. При этом наличие лог, "1" (режим чтения) на втором управляющем входе коммутатора 16 данных установит содержимое информационного входа-выхода устройства б на линиях инАормационного входа-выхода микропроцессора 15 и, наоборот, при отсутствии последней. Время сохранения указанного состояния регулируется интервалом наличия низкого уровня сигнала готовности на входе-выходе устройства 14.Высокий уровень сигнала на выходе элемента И 22 как и присутствие низкого уровня на входе-выходе 14 приналичии лог. "1" на выходе триггера 21 установит активное состояние тактового входа микропроцессора 15, которое, будучи воспринятым по ниспадающему Аронту сигнала на втором синхровходе устройства 12 в такте перед реализацией чтения либо записи, запретит изменение внутреннего состояния микропроцессора 15 и сохранит неизменным уровни сигналов на выходах микропроцессора 15.Окончание цикла обращения сопровождается наряду с завершением действия сигналов на выходах снятием активного сигнала на выходе "Признак обращения" микропроцессора, вследствие чего триггер 21 возвращается в нулевое состояние, происходит выключе ние коммутатора 16 данных, коммутатора 17 адреса и коммутаторов 18-20 управления, а также через элемент НЕ 28 восстанавливается высокий уровень на входе-выходе режима магистрали устройства 13.Реализация процедуры Мас при работе со спусковыми Аункциями в системе осуществляется следующим образом.Прежде всего блоком процессора 1 программно производится последовательная запись ожидаемого значения (параметра) спусковой Аункции в регистр 30 данных и требуемого кода спусковой Аункции (предполагается использование трех кодовых комбина-, ций, соответствующих операциям сравнения "Больше","Меньше", "Равно") врегистр 31 кода, При этом микропроцессор 15 задает на выходах 7597 6"Обращения к памяти" и "Признак обращения" высокие уровни сигналов,навыходах "Обращение к внешнему устройству к "Чтение-запись - низкие, а на адресном выходе - адресный код, старшие позиции котороговоздействуют на элемент И 32 и вызывают на его выходе сигнал низкогоуровня, что вместе с кодом группымладших позиций адресного выходаприведет к активизации первого, азатем и второго выходов пегшгАратора 29, сигналы которых используютсякак импульсы занесения инАормациисоответственно в регистры 30 и 31.Значения, записываемые в указанныерегистры, определяются состояниеминАормационного входа-выхода данного микропроцессора.Далее процессором 1 для проверки наличия ожидаемого события выполняется обращение, реализующее операцию чтения из области событий. При этом высокими уровнями сигналов на выходах "Чтение/запись" и обращение к внешнему устройству и низким на выходе "Обращение к памяти" микропроцессора вместе с кодом на адресном выходе последнего активизируется третий выход дешифратора 29, предназначенный для указания режима процедуры Кадаг. Появление высокого уровня на указанном выходе дешиАратора 29 определяет наличие активного сигнала на управляющем входе схемы 33 сравнения и снимает сигнал блокировки на "Нулевом" входе триггера 35. Так как область событий процедуры Баха это часть (заранее определенная) объема адресного пространства блока 4 общей памяти, то вхождение и цикл обращения к ней осуществляется так же, как и при обращении к общей памяти (устройствам ввода-вывода), описанному выше, т.е, сопровождается Аормированием на выходе запроса данного блока процессора 1 сигнала требования внешней магистрали и в случае получения от арбитра 5 разрешающего сигнала через коммутаторы 16-20 внутренняя магистраль подключается квнешней.Схемой 33 сравнения осуществляетсясравнение адресных кодов, находящихсяна адресном выходе микропроцессора и на адресном. входе-выходе устройства7, а также сравниваются состояниявыхода "Обращение к памяти" микропро 1647597цессора и входа-выхода устройства 9.При совпадении указанных кодов,которое всегда возникает для активного (захватившего системную магистраль),процессора, на выходе схемы 33 сравнения появляется активный уровеньлог. "1", разрешающий при наличии сигнала готовности на входе-выходе уст"ройства 14 прохождение через элементы И 36 и 37 синхроимпульсов входа 12на триггер 35. По нарастающему фронту первого синхроимпульса, появляющегося в такте текущего обращения, вкотором информация, считываемая изадресуемой ячейки блока 4 общей па-мяти, поступает на информационныйвход-выход устройства 6 и одновременно на первую группу входов компара-тора 34, в зависимости от того, совпадает или нет полученное сообщениес ожидаемым (состояние второй группывходов компаратора 34), триггер 35по состоянию своего информационноговхода, определяемому выходом компаратора, или останется в прежнем состоянии лог. "О" (коды совпадают),или переключится в противоположное -лог,"1" (коды не совпадают).В первом случае наличие низкихуровней на выходе триггера 35 и выходе запроса этого блока процессорасовместно с высоким уровнем - указателеи источника (приемника) о своей готовности в заданных тактах выполнит выдачу (прием) информационно 35го слова - на входе-выходе устройства 14, определит присутствие лог."О"на тактовом входе микропроцессора 15,что разрешит последнему закончитьданный цикл чтения, завершение которого сопровождается снятием низкого. уровня на выходе обращения микропроцессора, влекущего за собой сбросв нулевое состояние триггера 21,45вследствие чего через элемент И 23выключаются коммутаторы 16-20, а через элемент НЕ 28 восстанавливаетсявысокий уровень сигнала на входе-выходе режима магистрали устройства 13,После чего процессор переходит кследующей команде выполняемой про-;граммы,Во втором случае наличие лог."1"на выходе триггера 35 через элемент55ИЛИ 27 определит активное состояниетактового входа микропроцессора 15,которое, будучи воспринятым по нис-,падающему фронту синхросигнала на втором входе текущего такта обращения, запретит изменение .внутреннегосостояния микропроцессора 15 и сохранит прежние уровни сигналов на выходах. Одновременно через элементыИ 23, НЕ 28 допускается формированиеизвне произвольного сигнала на входе-выходе режима магистрали устройства 13, а воздействие через элемент И 23 низкого уровня на управляющие входы коммутаторов 16-20 приведет к закрытию последних, Такимобразом, процессор оказывается всостоянии ожидания и находится в пассивном режиме слежения за системноймагистралью до тех пор, пока какимлибо процессором системы не будетвыполнена запись ожидаемого события (константы) в ту ячейку общейпамяти, по адресу которой производится операция чтения этим ожидающим" процессором. При этом соответствующий последнему триггер 35 благодаря срабатыванию компаратора 34переключается в нулевое состояние,что снимает активный уровень на тактовом входе микропроцессора 15 иразрешает "ожидающему" микропроцессору закончить текущий цикл чтений.Цикл записи блоками процессоров1 в блок 4 общей памяти осуществляется традиционным способом,Выше представлено описание реализации процедуры Маха при работе соспусковыми функциями процессором,получившем при этом разрешение отарбитра 5 системной магистрали.В многопроцессорных конфигурацияхкаждый активный функционально однородный элемент - процессор, способный по собственной инициативе иасинхронно в системе выполнить поиск работы, реорганизацию управляющих таблиц, управляющей информациии обмен данными с общедоступнымизапоминающими устройствами, включает указанные функциональные узлы1-3 и способен при обменах задатьсостояние управляющих системныхвходов-выходов,В многопроцессорной системе дляпроцедуры иаэс реализованы совмещенные обмены типа "Чтение-чтение" и"Чтение-запись". В обоих случаях пассивные процессоры - это процессоры,не завершившие операцию чтения общейпамяти и находящиеся в состоянии ожидания из-за отсутствия ожидаемогособытия или из-эа ожидания захвата системной магистрали для выполнения данного обращения, При этом в блоке3 2 каждого пассивного процессора на третьем выходе дешифратора 29 сАорми рован высокий уровень сигнала, являющийся управляющим сигналом соответствующей схемы 33 сравнения, В течение времени действия этого сигнала схемой 33 сравнения осуществляется сравнение кодов управляющих линий, а также адресных кодов. При совпадении указанных кодов которое возникает при выполнении активным процессором обмена, аналогично требуемому пассивными процессорами, на выходе схемы 33 сравнения каждого такого процессора появится сигнал высокого уровня. Этот сигнал через элемент И 36 воздействует на единичный вход триггера 21., устанавливает его в состояние лог. "1" и через элемент И 22 снимает активный сигнал на выходе запроса блока(если он был установлен), а также совместно с сигналом входа-выхода готовности 14 через элемент И 37 определяет состояние синхровхода триггера 42. В зависимости от информации, считываемой (совмещенный обмен "Чтение-чтение") или записываемой (совмещенный обмен чтение-запись") активньаа процессором в каждом пассивном процессоре, участвующем в таком обмене, с помощью триггера. 35 в случае отсутствия ожидаемого события осуществляется подтверждение ранее установленного состояния ожидания микропроцессора, а в случае появления ожидаемого со. бытия (уровень лог. "О" на выходе компаратора 34) совместно с низкими уровнями выхода запроса и входа-выходя 14 готовности устройства обеспечивается отсутствие сигнала актив ного уровня на тактовом входе микропроцессора, что разрешит последнему закоичить текущий цикл чтения,Формула изобретенияМикропроцессорная система, содержащая и процессоров, блок общей памяти, арбитр системной магистрали, причем индюрмационные входы-выходы всех процессоров соединены с одноимен-.5 ным входом-выходом блока общей памя-. ти иявляется одноименным входом-выходом устройства, адресный вход-выход которого соединен с адресным входом блока памяти и с адресными виходами всех процессоров, входы-выходы Чтение-запись" которых соединены с входом режима блока памяти и явлнютс входом-вьгходом "Чтение-запись устройства, вход-выход "Обращение к памяти" которогс соединен с одноименным входом блока памяти и с одноименными входами-выходами всех процессоров, выходы "Обращение к внешнему устройству" которых объединены и являются одноименным выходом устройства, первые и вторые входы синхронизации которого соединены соответственно с первыми и вторыми синхрониэирующими входами всех процессоров, входы-вьпсоды "Захват магистрали" которых объединены и являются входом-выходом "Захват. магистрали" устройства, вход-выход готовности которого соединен с одноименным выхо,дом блока памяти и с одноименным вхоцом всех процессоров, выходы запроса и входы Разрешение на захват1магистрали" которых соединены соответственно с одноименными входами и выходами арбитра системной магистрали, о т л и ч а ю щ а я с я тем, что, с целью увеличения производительности за счет уменьшения интен" сивности обращения процессоров многопроцессорной системы к общей шине при работе со спусковыми Ьункциями, в нее введены и блоков системных операций и и блоков запуска, причем первый, второй и третий управляющие выходы х-го процессора (где д1п) соединены соответственно с управляющими входами -го блока системных операций, адресный вход которого соединен с первым адресным входом -го блока запуска и с адресным выходом микропроцессора 1-го процессора, информационный выход которого соединен с информационным входом -го блока системных операций н с вторым адресным входом -го блока запуска, входы кода спусковой функции, параметра спусковой Аункции, признака соединены соответственно с одноименными входами 1-го блока системных операций, выходы совпадения и ожидания х-го блока запуска соединены соответственно с одноименными входами -го процессора, входы синхронизации "Готовности", "Кода", 11 Обращеиие к памяти" и третий адресный вход х-го блока запуска соедине 11121647597ны соответственно с вторым входом внешней синхронизации, с входом-выходом готовности, информационным входом-выходом, входом-выходом "Обращение к памяти", с адресным входом-выходом устройства.1647 Г, Смирнова ктор Н.Гунько Т лийнцк КоРРектоР Д.Пата Заказ 34 418 Г СССР и при роизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 01 те Бит елкред д НИИПИ Государственного комитета по и 113035, Москва, Ж, Подписноебретениям и открытаушская наб., д. 4