Многопроцессорная вычислительная система с изменяемой конфигурацией

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЙЛЬСТВУ Союа Советских Социалистических Республик(43) Опубликовано 2 оударственный комитетоаета Министров СССРо делом изобретенийи открытий 3) УДК 681 З 2508,76 Бюллетень З 1 5) Дата опубликования описания 19.11,76 В,М, Долкарт, Ю. М, Евдолюк, М, М. Каневский, Ю, А. КащавцеИ. С, Колтыпнн, И, Р, Крамфус, Г, Х. Новик, В. Н. Степанов,Э. С. Подлесный и А. Н. федосеев(72) Авторы изобретения аявитель 54) МНОГОПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА С ИЗМЕНЯЕМОЙ КОНФИГУРАЦИЕЙся так Изобретение относится к вычислительной технике и, в частности, к проектированию1многопрограммных многопоцессорных систем, работакипнх в реальном масштабе времени, 5В рнгг процессорных многопрограммных вычислительных системах, работающих в реальнол масштабе времени, исключительно важнои является проблема диспетчеризации, т, е. выбора для исполнения на процессораХ 10 наиболее важных программ из очереди программ, ждущих исполнения.Решение этой проблемы программными способами для таких, систем является неудовлетворительным,вследствие больших за- ю Фрат машийного времени на выполнение диспетчерских функпий. Требуемый уровень производительности в системах реального вре 1мени может быть достигнут при возложении Диспетчерских функций на аппаратуру, 20В вычислительной системе с изменяемой конфигурацией на аппаратуру, выполняющую функции диспетчеризации, накладывается дополнительное требование, состоящее, в том, что процессоры, отсоединяемые от еистемы Ж при реконфигурации, должны исключать же иэ набора оборудования, участвующего в днспетчеровании программ, Если при реконфигурации система разделяется на несколько независимых подсистем, то в каждой подсистеме должна выполняться собственная прас. цедура диспетчеризации на оборудовании, вхо- дяшем только в эту подсистему, Если же вычислительная система должна также обладать повышенной живучестью, то аппаратура выполняющая функции диспетчеризации, должна быть децентрализована, т. е, распределенасреди процессоров. В противном случае отказ одногоустройства, именно того, кото-, рое выполняет диспетчерские функции, приводит к выходу из строя всей системы.Известны многопроцессорные вычислитель- ные системы с изменяемой конфигурацией содержащие процессоры и устройства памяти, причем первый выход каждого из процессоров соединен с соответствующим входом )пер.вой группы входов других процессоров, второй выход каждого из процессоров соединен с соответствующим входом второй группы входов других процессоров, третий выходмногопроце сложность го режимаоргани раб оть льшие дмногопрограмм менении конфиг приполни б тельные затраты врем ни.Цель изобретения - повышение быстродействия и надежности системы,иПредлагаемая многопроцессорная вычислительная система с изменяемой конфигурациейотличается от известных тем, что вней каждый процессор содержит операционный блок, регистр конфигурации, регистр по-щзиционного номера процессора, регистр текушего приоритета, регистр заполнения программных очередей, триггер блокировки,первую вторую и третью схемы выбора, груп.пу схемы сравнения, первую, вторую, третью ЗОи четвертую группы элементов И, элементИ, первый, второй и третий элементы ИЛИпричем, первый выход операционного блокасоединен с входом регистра конфигурации,первая труппа выходов которого соединенас первыми входами соответствуюших элементов И первой группы элементов И, втораягруппа выходов соединена с первыми входами соответствуюших элементов И второй,третьей и четвертой групп элементов И, втоО1 рьГе входы элементов И первой, второй,третьей и четвертой групп соединены с соответствующими входами соответсГвенночетвертой, первой, второй и третьей групп,входов процессора, выходы первой группы щэлементов И соединены с первыми входамисоответствующих схем сравнения группысхем сравнения, вторые входьГ которых соейиненьГ с первым выходом процессора, с выходом регистра позиционного, номера процес Осора, с первыми входами операционногсьблока и первой схемы сравнения, а выходы -,соединены с входами первого элемента ИЛИ.Выход этого элемента соединен с вторымвходом операционного блока, второй выход 55которого соединен с входом регистра заполнения программных очередей, выход которого соединен с входом первой схемы выбора,а ее выход соединен с первым входом второй схемы сравнения, второй вход которой 60 е 5253Укаждоге из процессоров соединен с соответствукзцим входом третьей группы входов дру-гик процессоров, четвертый выход каждого из процессоров соединен с сортветствуюшим входом первой группы входов каждого из ус- к ,тройств памяти, пятый вьГход каждого из прьцессоров соединен с соответствующим входом второй группы входов каждого из устройств удщ, тр й угур, н памяти соединен с соответсвуюшим с входом/четвертой группы входов каждого из процессоров.Однако этим ссорным системам свойственна зации953соединен с вторым выходом прОГГессора спервым входом третьей схемы сравнения и фс выходом регйстра текущего приоритета,Первый выход второй схемы сравнения соединен с третьим входом операционного блокаавторой выход соединен с единичным. входомтриггера блокировки, нулевой выход которого соединен с первым входом элемента И,выход которого шинои выбора списка соединен с четвертым входом операционного бломГ ЮВШ вшаочередь соединен с третьим выходом прсьцессора и с первым входом второго элемен=та ИЛИ, другие входы которого соединеныс выходами четвертой группы элементов И,,а выход соединен с нулевым входом триггера блокировки, выходы элементов И третьейгруппы соединены с входами второй схемывыбора, выход которой соединен с вторым входом третьеи схемы сравнения, первый выход которой соединен с первым входом третьего элемента ИЛИ, а второй выход соединен с первым входом третьей схемы выбора, другие входы которой соединены с выходами элементов И второй группы, а выход соединен с вторым входом первой схемы сравнения, выход которой соединен с вторым входом третьего элемента ИЛИ, выход ко= торого соединен с вторым входом элемента И, четвертый, пятый, шестой и седьмой выходы операционного блока соединены соответственно информационной шиной с четвер=- тым выходом процессора, шиной привилегированного режимсора, с входом рра процессора и с пятым выходом процес гистра позиционного долэ= входом регистра текуш го приориКаждое поминаюш блок сист и в тета.устройство памяти содержит заий блок, блок управления выборкой, емных операций, регистр конфигурации, регистр позиционного номера, регистр логического номера, первую и вторую схемы сравнения, первый и второй приоритетные коммутаторы, первую и вторую группы эле ментов И, группу элементов НЕ, причем, первый выход блока системных операций соЕдинен с входами регистра логического но-. мера и регистра конфигурации, выходы кото- рого соединены с первыми входами соответ-, ствующих элементов И первой и второй груГГп, вторые входы которых соединены с соответствующими входами первой группы входов устройства памяти, третьи входы ГГерГойгруппы элементов И непосредственно, а второй группы элементов И через элементы НЕ соединены с соответствуюГцими входами второй группь 1 входов устройства памяти, выходы первой группы элементов И соединены с ервыми входами первой схемы сравнения, ыходы которой соединены с входами перво=5го приоритетного коммутатора, выход ко. орого соединен со входом блока системныхопераций, второй выход которого соединен свходом регистра позиционного номера, выходкоторого соединен со вторым входом первойсхемы сравнения выходы второй группы элементов И соединены с первыми входами второй схемы сравнения, второй вход которойсоединен с вйходоБГрегистра логического номера, а выходы соединены со входами втсьрого приоритетного коммутатора, выход которого соединен с входом блока управлениявыборкой, связанного с запоминающим бльком, выход блока управления выборкой соединен информационной шиной с выходом устройства памяти,На чертеже дана структурная электрическая схема многопроцессорной вычислительной системы с изменяемой конфигурацией.2 ОПредлагаемая многопроцессорная вычислительная система содержит процессор 1,модуль 2 оперативной памяти (устройствапамяти), операционный блок 3, регистр 4конфигурации процессора, регистр 5 позиционного номера процессора, регчстр 6 текущего приоритета, ,регистр 7 заполнения программных очередей, первую схему 8 выбора(старшего номера), триггер блокировки 9,вторую схему 10 выбора (младшего приори- лтета, третью схему 11 выбора (младшегономера), схемы 12-17 сравнения (группасхем сравнения 12), регистр 18 конфигурации памяти, регистр 19 позиционного номера памяти, регистр 20 логического но- Збмера памяти, первый и второй приоритетныекоммутаторы 21, 22, блок 23 системныхопераций, блок 24 управления выборкой, запоминающий блок 25, группы 26-31 элементов И, элемент И 32, элементы ИЛИ 33-35,0группу 36 элементов НЕ, шину 37 преры/вания, шину 38 занесения в очередь, шину139 привилегированного режима, информационные шины 40 процессора, информационные15шины 41 памяти, шину 42 выборки списка,3Многопроцессорная вычислительная система содержит несколько процессоров 1 и несколько модулей памяти 2, Каждый процессор имеет регистр 5 позиционного номера Опроцессора (выполненный, например, на тумблерах), который устанавливается постоянным для данной вычислительной системы.Все процессоры имеют различные позиционные номера. ЯКаждый модуль памяти 2 также имеетрегистр 19 позиционного номера памяти, ко 1 торый в каждом модуле устанавливается постояйным для данной вычислительчой систе-.,мы. Все модули памяти 2 имеют различные 6 О 536йозиционные номера. Каждый модуль памяти2 имеет регистр 20 логического номера па-мяти, содержимое которого определяет, ккакому модулю памяти 2 адресовано обращение процессора 1.Конфигурация многопроцессорной системы .определяется содержимым регистра 4конфйгурации процессора и регистра 18 конфигтЕапии памяти. Если аса раэряпы этихрегистров установлены в положение "1",то система образует один комплекс, в соотав которого входят все процессоры 1 и всемодули памяти 2. Связь между ними дляобмена информацией в этом случае производится следующим образом, Операционныйблок 3 процессора 1 возбуждает.на информационных шинах 40 процессора адрес ячейки памяти, к которой производится обращение, и информацию, которую необходимо записать по указанному адресу в случае опе-,рации записи, а также позиционный ном".риз регистра 5 позиционного номера процеосора. При этом на шике 39 привилегирован-,ного режима сигнал отсутствует и выходыгруппы 36 элементов НЕ модулей памяти 2имеют значение 1".Сигналы с информационных шин 40 процесссора проходят при указанных выше условиях через первую группу 27 элементовИ всех модулей памяти 2 и попадают навходы вторых схем 17 сравнения, которыесравнивают старшие разряды айреса с содер.жимыли регистра 20 логического номера памяти и, в случае совпадения, коммутируютвходную,информацию 1 на вход второго приоритетного коммутатора 22,Второй приоритетный коммутатор 22 вслу ие одновременного обращения к модулюпамяти 2 нескольких процессоров 1 выбира-ет и коммутирует на свой выход информациюс одного из входов по позиционному приоритету,Блок 24 управления выборкой производитобращение к запоминающему блоку 25 попринятому адресу и коммутирует на информационные шины 41 модуля позиционный номерпроцессора из соответствующих разрядов свыхода второго приорлтетного коммутатора 22. Сигналы с информационных шин модуля 41 проходят через первую группу 28элементов И процессора 1 и поступают навходы схем 12 сравнения, где сравниваются с содержимым регистра 5 позиционногономера процессора. Совпадение номеров означает, что модуль памяти 2 принял запросна обращение от данного процессора 1 иприступил к выполнению операции, заданнойпроцессором, При этом, в случае операциизаписи, схема сравнения 12 через первый;.";элемент ИЛИ 3(э выдает сигнал в оер(эц(- онный блок Э,фиксирщццд Око(чание сеа); са связи процессора Т с модулем памяти 2. При выполнении операции чтения модуль па-, мйти 2 Возбу)кдает на инфорлац(О)ных ши нах 41 памяти кроме позиционного номера процессора также прчитанную информацик из указанной ячейки запоминаю(него блока 2-, Схема 12 сравнения через элемент ИЛИ 35 КОММутнрувт ИцфррМацИЮ С ИНфррМацИОННЬЭ тт) шин 41 памяти в операционный блок 3, который, йо одной из информационных нин 4 О процессора сигнализирует модулю памяти 2 об окон Янин сеанса связи.Многопрограммна 51 работа В данной лногопроцессорной системе Организуется следующим образомОперационная система, размещая програм мы в памятиприсваивает,каждой программе ,ПРИОРИтЕт (ВОЗМОЖНО ПРИСВОЕНИЕ ОДИНЯонт- о ГО ПРИОРИтЕта НЕСКОЛЬКИМ ПРОГРЯММЯ);),."2 Я , каэкдого из ВОзможпьх значений пр)ориот 1 опера)синая система формирует Очередь программ; при этом часть очередей может 6 ЫтЬ ПуотОИ, ЕСЛИ В тЕКущкй МОМецт В СИС".)т) теме отсутствуют Заяви на выполнеие про= грамм с данньем)2 ПриоритеТЯМ. Для ОПРеде-" ления не пустых очередей программ операционная система записывает в фиксированной ЯЧЕЙКЕ ПЯМЯтн (НЯПРИМОР В МОДУЛЕ С НУЛЕ вым логическим номером единит)т В )эазря-.- дах, соответствующих не пустым О ет)едим,При Выполнении црограл(мы на 1 ро 18(эсг,-ре 1 в регистр 6 теку 1)его приорнтета зо .НОСИТСЯ ПРИОРИтЕт ВЬП)ОЛНГемой П)ЭОГР 5(М)(ЬПосле окончания Вь 3 олне)и)1 про) реля(-.т реГИСтР ТЕКУЩЕГО 3 РттОРТЕТЯ ГЯСПТС)т /)31 ЯРЯтура П 1 эоэессоровт непр 8 эывн(3 сг)ат)т: таэтПриориТЕТЬ ВЫПОЛНИЕМЫХ Щ)О дамм Б 3 Сек,тпроцессорах и тот про 18 ссср чья 1 ро. )Ят(3.ИЛЕЕТ СамЯ й Низинй иЭОРБТетТБО т)т)3 Э икауфидя 1 ом на 3 рерьван 8 З тот процесс( аэпроверяет 8 ть ли В сгиске очередей пр.,грамма с приоритетм бОлее Вы(.О(имт чет;-. ., . ,тя, которую от( исг(олняеч 3:(с)т( такая ппо:ГРЯММЯ ест ТО ПРОЦ 8 ССО)Э 1 тДДата )ЭРР,РЫВЯНИЕ ПРЕРВЙЕГ НСПОЛН(21 ие ТЕК"НК)й ПРОГРЯМЛ(Ы, ЗаНОСИт ЕЕ и СПИСОК ОЧЕт)ВДЕй И Вт,=бнряЕТ ИЗ СП)тсня 1(тя ИСПОЛ)т(тет " 33 )" 112.тс высиим приоритетом.д абОча аппарату)ы при 83м )183)нз-О.,.;,;-)ся следую 1 ним Об)азомЙрл ВЫПОЛ 1 ЕН).И тЕКущой И,(Этр(Ьт,я,." ОП=."рЖцИОННЬй бЛО Кт З)31 ОСИ 3 т" 8 7 Ц)И ) ттт 1 3 т;ттр 81 истр тэ 1"ек;(ет О нэ)ст)т рл Ит;О-т,:)т( тттИЗ Р 8% И( 3 РЯ Те("Гет"( ПЦ) )т.У 8,);тПроне( т (тэя 3( ) )3) с( ут те ) ",)у .) тэлементов .".: Н 1 2)тт)ттэ т;хтттт,3 Вт,) бт)2,;.) В 3(1)Э 3 О 1 33 ЭОЦВССОР 8 ЧТО( Ч" СХ 8 Ма .3 "12 Ь)ОРЯ (М 3.Д 2(81 О П 1)1 ОРтЕТЭ ) ОСУД 18 ТВЛЯ:Тсравнен)18 текущих циоитетов дт)угтх пт)О-цессоров и кол(мутируе на свой выход кодмадшеГО из сравиваел(ых Т 81 уш.;)1 г(р)Орит( ОВ При )Эя Ве НС 1 В: КООВ(ст" 1 рно-"твтОВ На ВХодаХ Вторай СХЕ)2 Ы 1)(:3 -т бара На88 Вьхо( коммутируется 1 од сравниваеыхтекущих приоритетов. 1 эд с ивхода второйсхемы 10 вйоора поступает на Вход третьЕЙ Скемы 1 оравне)нтия ,ПО)ОЭ)1 ТЕТОВ,) длясравнения с содержил(ым рэеГистра 6 текущего приоритета данн(эг) 1 эоцес. ра эспис)деэ)3(и)(ое этого регистра тек 338 РО приоИтета ГННЩ)ГО ПРОПессов-т тт-)д 7.,(38 К)да:.Бь 1 О)(3)ьваеОГО ВтООИ сх мы 1 О Выбора,то даэп) ьй и поде ссор Вь 1 п Олняет задачу ссальтт( низким приОвитетом и становитсякандидатом на рерванне, При этом ретья", (. ЛЧГ(ЭЭ" 1 323,)т РетС 3 тД О";3 УЗДЕо1 рОЭтета ра Пто КО/)у МЛ ДП 8 1 О ) 8 уЦ(; - :1 ОНР)(Э3 ТО(.1 ТО ЭТО ОЗЭ"а(ЭтЭ Два ИтатЭ Ц 88) НО(Э)3( - Се РЯЬ) )(ЦН 3,РО 1 а 2 ЬОДИН тО,т ) Г3 П(тООИТЕ , - : Б ;3 3,3 3-,)ае ПРО,Ь о Ь;,;.,1 ОГЯР 9 блокиРов.дц(ПРеРываниА стоит в положении "Ото элемент И 32 возбткдяетСИГНЯЛ На ШитЛдВЬбОР СИ т т(К ОтдДдИонный с входом операционыого блока 3,Операционный блок 3 выбирает из памяти в регистр 7 заполнения программных очередей содержимое фиксированной ячейки, хранящей указатели,не пустых очередей программ. Схема выбара 8 старшего номера)выбирает из регистра 7 (заполнения програмклных очередей старший номер приоритета программ, находящихся в списке очередей,. и передает этот номер на вход второй схемы 15 сравнения приоритетов которая сравнивает его с содержимым регисра 6 текущего приоритета. Если содержимое регистра 6 теггпего приоритета меньше кода приоритета программь. со старшимприоритетом из списка очередей, то Втораясхема сравнения 15 вырабатывает сигнал 20на шине 37 прерывания. При этом процессор 1 прерывает выполнение текушей прс.граммы и заносит ее в список очередейпрограммс приоритетом, соответствуюшимсодержимому регистра 6 текулцего приори дтета, Затем процессор 1 выбирает из списка очередей программу с напвысшим приоритетом и передает ее приоритдт В регистр6 гекушего приоритета и приступает к выполнению этой прогрйльь, 20Если содержимое регистра 6 тет(ушегоПрисритота бОЛЬШЕ КОда ПрИОрЕтя ПрсгрйМ1мы со старшим приорлтетом из очереди тоЭтО ОЗНЯЧЙЕт, ЧтС В ОЧЕРЕДИ ПРОдГРМЛМЫ ЛтМЕ:Ют ПРИОРтцтЕТ, МЕНЬЦЛт;йт, Ч=,М ПРИОРИТЕТисполняемой программы, При этом втораяокемй 15 Гравтте 1,ттч тлдряба(ывае (: сиг,.яттТЯНЙВЛИВЯ ЮШ К й В ПО ЦОж Е Л(Е Д Тттт"(д ,4И 3 Р Григгер блокировтси 9 сбрасывается 40в положение Од при зан дсени( лтобым т 1 дЦЕССОР, М . ПРОГРЯдЛМЬВ СпЛСОК ОЧЕРЕДЕЙ.При этом процессор 1 Вы Ябаты Яет сиг38рый поступает ня вход соостве ного второго 45ЭЛЕМЕгтаЦИ,Л Ч(ддэ ттстддттттт-д т рт,.Пт( Ц = п(дмд"-дв рд:-(дьт дтыдтт.; т Л.1 И(фт(дат( ПрОП(дт- (От (Вт. - ."г;д .-, ддлдттй 1-"ф,.т. (тгд тт тт(дгит-.-я-, Ч;пдтя триггера тблскз:;оо-,кт 9.,АтЛЯЕТСЯ и ., ДДГДППа:":Л ДД КО; ЮГ т(ДВ;ттД тР; Д 1-Дсоров и тде исрятл т(тчфтлдэтта ттт(тт;т д,ттцЕССОра Г(та(тту,дтт:; ( р тт"стд(д ц (д,"т:-т т дт, - т1 тд, -, д. -Гр тп ь" 2 ( д эт,е.д. (т,. Другая часть разрядов регистра 4 конфиурашти процессора служит для исключения ф процессоров 1 пз многопрогрйммной систе- мы работы, При этом вторая группа 29 эльментов И служит для исключения отключае- МОГО ПРОЦЕС( ОРЯ ПЗ ПРОЦЕДУРЫ СРаВНЕНИЯ ПОдзиционных номероВ, третья Группа 3 О элемен тов И - для исключения из процедуры сравнения текуших приоритетов и четвертая группа 31 элементов И - для исключения процессоров 1 из процедуры сброса триггеров бло" кировкиРегистр 18 конфигуращцл памяти слу.;кит для отключения от модулей памяти 2 процессоров 1, Установка регистра 18 конфигурации памяти производится операционным блокодл З.одного из процессоров 1. При этом операционный блок 3 вырабатывает сигнал на шине 39 привилегированного режима и в модулях памяти 2 открываются соответствующие группы 26 элементов И, а группа 36 элементов НЕ закрывает группу 27 элем нтов ИВ привилегированном режиме работы с модучями 2 оперативной памяти производится по позиционному номеру, хранимому в регистре 19 позпщлонного номера памяти. При этом старшие разряды адреса через первую группу 26 элементов И поступают на вход схем сравнепля 16, где сравниваются с со держимым регистра 19 позиционного номера памятпт. В том модуле оперативной памяти, Где эти номера совпадают, схема сравнения 16 передает информацию на вход приорлттетнсго коммутатора 21, который в слу;яе одновременного обращения нескольких процессоров 1 выбпрает и коммутирует на свой вь:ход информацию с одного из входов по позиционному приоритету.Блок 23 спстемных операций в соответт- СтвПЛ С ПРптНЯТОй ПНфОРМаЦИЕй УПРаВЛЯЕт УОтановкой регистрвт 1 8 конфигурации памяти и регистра 20 логического номера памяти.Изменяя содержимое регистра 4 конфи Гурацпл процессорарегистра 18 конфигуратци памяти,и регистра 20 логического номера пвмяти, можно отключать неисправные процессоры 1 и модули2 оперативной пв яти., я тялске формировать отдельные мнь ГОПРОГРЯММГ .Е, МНОГОПРОЦЕССОРНЬЕ ПОДСИСНЯПРИМЕРМОжНО ОРГЯНИЭОВЯТЬ ДВЕ ТЯКИЕ ПОдсттСТЕ;.-.;. ",СтйНОВИВ ПОПаРНО ОДИНЯКОВЬтЕ ЛОГПЧЕСКНЕ НОМ(др- ттсддЛЕй ПЙМяти 2 Отт ключцв с по:,д(ошью регист,ов 18 конфигуря цтп, пямятн и оцессо-ы одной подсистемы от:;од; че:. оперативной памяти 2 другой ПО;СЛСТд";ЪЦ ОТКЛЮЧ.тьв С ПОМОШЬЮ РЕГИС- РОВ 4 КО-тГУРЯЦт:, ПРОЦЕССОРЯ МОДУЛИ ОДной подсистемы от процессоров другой под-, -,"525953 системы и процессоры одной подсистемы от а аппаратуры многопрограммной работы дру- эл гой подсистемы. При этом аппаратура авто- вт матически обеспечивает многопрограммный вы,режим работы каждой подсистемы. 5 за ко формула изобретениявыМногопроцессорная вычислительная система с изменяемой конфигурацией, содержащая процессоры и устройства памяти, при 1 О чем первый выход каждого из процессоров соединен с соответствующим входом первой группы входов других процессоров, второй выход каждого из процессоров соединен сй 1 соответствуюшим входом второй группы входов других процессоров, третий выход каждого из процессоров соединен с соответствующим входом третьей группы входов других процессоров, четвертый выход каждого изО процессоров соединен с соответствующим вхо. дом первой группы входов каждого из устройств памяти, пятый выход каждого из процессоров соединен с соответствующим входом второй группы входов каждого из25 устройств памяти, первый выход каждого из устройств памяти соединен с соответствующим входом четвертой группь. входов каждо- го из процессоров, о т л и ч а ю щ а я - 1с я тем, что, с целью повышения быстродействия и надежности системы, каждый процессор содержит операционный блок, регистр конфигурации, регистр позиционного номера процессора, регистр текущего приоРитета, регистр заполнения программных оче- редей, триггер блокировки, первую, вторую и третью схемы выбора, группу схем сраьнения, первую, вторую и третью схемы срак. нения, первую, вторую, третью и четвертую группы элементов И, элемент И, первый, О второй и третий элементы ИЛИ, причем, первый выход операционного блока соединен с входом регистра конфигурации, первая группа выходов которого соединена с первыми входами соответствующих элементов И пер- а вой группы элементов И, вторая группа выходов соединена с первыми входами соответь. ствующих элементов И второй, третьей и четвертой групп элементовИ, вторые входы элементов И первой, второй, третьей и чет вертой групп соединены с соответствующими входами соответственно четвертой, первой, второй и третьей групп входов процессора, выходы первой группы элементов И соединенъ 1 с первыми входами соответствующих схем 5 сравнения группы схем сравнения, вторые входы которых соединены с первым выходом процессора, с выходом регистра позиционного номера процессора, с первыми входами операционного блока и первой схемы сравнения, В 12выходы - соединены с входами первого емента ИЛИ, выход которого соединен сорым входом операиионного блока, второй ход которого соединен с входом регистра полнения программных очередей, выход торого соединен с входом первой схемыбора, выход которой соединен.", первым входом второй схемы сравнения, второй вход которой соединен с вторым выходом процес- сора, с первым входом третьей схемы сравнения и с выходом регистра текущего приоритета, первый выход второй схемы сравнения соединен с третьим входом операционного блока, а второй выход соединен с единичным входом триггера блокировки, нулевой выход которого соединен ,с первым входом элемента И, выход которого шиной выбора списка соединен с четвертым входом операционного блока, третий выход которого шиной занесения в очередь соединен с третьим выходом процессора и с первым входом вто-,. рого элемента ИЛИ, другие входы которого соединены с выходами четвертой группы элеметов И, а выход соединен с нулевым вхо-дом триггера блокировки, выходы элементовИ третьей группы соединены с входами вто- рой схемы выбора, выход которой соединен со вторым входом третьей схемы сравнения, первый выход которой соединен с первым входом третьего элемента ИЛИ, а второй выход соединен с первым входом третьей схемы выбора, другие входы которой соедииены с выходами элементов И второй группы, а выход соединен с вторым входол первой схемы сравнения, выход которой соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с вторым входом элемента Ичетвертый, пятый, шестой и седьмой выходы операционного блока соединены соответственно информационной шиной с четвертым выходом процессора, шиной привилегированного режима с пятым ыходом процессора, с входом регистра позиционного номера процессора и с входом регис- тра текущего приоритета, а каждое устрой ство памяти содержит запоминающий блок, блок управления выборкой, блок системных операций, регистр конфигурации, регистр позиционного номера, регистр логического но-, мера, первую и вторую схемы сравнения, первый и второй приоритетные коммутаторы, первую и вторую группы элементов И, груп пу элементов НЕ, причем,. первый выход блока системных операций соединен с входами регистра логического номера и регис- тра конфигурации, выходы которого соединены с певыми входами соответствующих элементов И первой и второй групп, вторые входы которых соединены с соответствующими входами первой группы входов уст3.3 ройства памяти, третьи входы первой группы элемнтов И непосредственно, а второй группы элементов И через элементы НЕ соединены с соответствуюшими входами втоРой группы входОв устройства памяти вы 5 ходы первой группы элементов И соединены с первыми входами первой схемы сравнения, выходы которой соединены с щсодами первого приоритетного коммугеторв, выход которого соединен с входом блока системных 1 ртам РИ с входом регистра позиционного номера,531 Фвыход которого соединен с вторым входом, первой схемы сравнении, выходы второй группы элементов И соединены с первыми входами второй схемы сравнения, второй вход которой соединен с выходом регистра логического номера, а выходы соедйнены с входами второго приоритетного коммутато-. ра, выход которого соединен с входом блока управления выборкой, связанного с запо сминающим блоком, выход блока управления выборкой соединен информационной шиной с выходом устройства памяти.525953 1 ч ч ЦНИЛПИ Заказ 5225 Ы 86 т раж 864 Подписное филиал ПЛП Патент, г. У фд Я Ф ч 4 с Ь ф од, ул. Проектная,ч 1 чч