Многопроцессорная система

Союз советскихСОЦИАЛИСТ ИЧВСКРЕСПУБЛИК 9) 01) 06 Р 15/ ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТНРЫТПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИК А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ в конвеиерномени и в режи жиме в реальном времножественных потоков команд и даннысорный обмен васинхронно. Цел при этом е.е жпроцесствляется - повы- одноврех затрат цессорносистеме о оделирован зобретеньности праппарату зим, А.А.Сишен мен цедуры межпр н между проц через блоки двухпортово доступа одн ессорами 2 обмена, й памяти. тельно-пар ал рев, с24. го про ство 15/1 У двухпорт процессора мые средст вой памяти 1 блокируа синхрони ортовой па системы,дву изацию(71) Институт проблемв энергетике АН УССР(57) Изобретение относится к вычислительной технике и предназначенодля реализации обработки информации ие производином уменьшеи упрощении прго обмена Обмпроизводитсясодержащие узелПричем на времяцессора 1 к узлдоступ другогоется. Использузации доступамяти упрощают5 ил.Изобретение относится к вычислительной технике и предназначено дляреализации обработки информации вконвейерном режиме в реальном време 5ни и в режиме множественных потоков , команд и данных, при этом межпроцессорный обмен в системе осуществляется асинхронно,Цель изобретения - повышение про 1 изводительности при одновременном уменьшении аппаратурных затрат и упрощении процедуры межпроцессорногообмена.На Фиг.1 приведена структурная 15 схема многопрбцессорной системы; на фиг.2 и 3 - функциональные схемы процессора и блока обмена соответственно; на фиг.4 - временные диаграммы сигналов, формируемых узлом синхро( низации; на Фиг.5 - диаграммы, иллюстрирующие механизм затягивания положительной Фазы синхроимпульсов.Система (Фиг. 1) содержит процессоры 1.1-1.а и блоки 2.1-2.ш обме на. Каждый процессор 1 (Фиг.2) содержит узел 3 синхронизации, элемент ИЛИ 4, узел 5 обработки, элемент ИЛИ-НЕ б и двунаправленный шинный формирователь 7. Каждый блок 2 обме на (фиг,3) содержит Р-триггеры 8.1 и 8.2, 1 К-триггеры 9.1 и 9.2, элементы И 10.1 и 10.2, элементы И-НЕ 11.1 и 112 и узел 12 двухпортовой памяти емкостью 2 слов. Кроме того, наК35 фиг.1-3 обозначены входы и выходы 13-30 соответствующих сигналов.1Узел 5 обработки предназначен для обработки информации по заданной про грамме. Он содержит арифметико-логическое устройство, устройство управления, память программы и данных. Часть адресного пространства в формате адресных команд отведено для обращения к блоку 2 обмена. Устройство управления узла обработки помимо традиционных Функций обеспечивает программное Формирование сигналов "Передача 1" и "Передача 2". Шинный Формирователь 7 предназначен для согласования однонаправленных входа и выхода данных узла 5 обработки с внешней двунаправленной шиной данных. В качестве узла обработки 5 допустимо ис 55 пользование широкого диапазона устройств: от универсального процессора до отдельных операционных узлов типа ма,ричного умножитепя, которые обеспечивают формирование необходимого набора управляющих сигналов, адреса и операнда.Узел 3 синхронизации формирует (фиг.4) последовательность синхроимпульсов (СИ) с параметрами Т и К и две последовательности стробирующих сигналов: стробов чтения (СЧ) с параметрамиии стробов записиЛю(СЗ) с параметрами 1 и ь . В зависимости от уровня сигнала "Запись- чтение" (3/Ч) на выходах узла синхронизации Формируются либо стробы чтения (3/Ч=1), либо стробы записи (3/Ч=О) соответственно. Активным уровнем стробирующих сигналов является уровень логического нуля. В системе машинных команд каждого процессора 1 помимо набора арифметических, логических и команд управления, включакицих команды безусловного и условного переходов и обращения к подпрограмме, введены команды, Формирующие сигналы "Передача 1" и "Передача 2", назначение которых заключается в синхронизации процесса обмена, Каждый процессор 1. системы осуществляет связь с процессором 1.(+1) через блок 2.1 обмена и с процессором 1, (1-1) через блок 2.(.-1) обмена. Обращение процессора к блоку обмена осуществляется посредством его адресных команд. Два процессора 1 могут обратиться одновременно к общему блоку 2 обмена без предварительного программного анализа его состояния, но при этом один из процессоров 1 перейдет в режим ожидания, Активный процессор 1, т.е. тот, который получил доступ к блоку 2 обмена, закончив операции с ним, обязан программно передать блок 2 обмена ожидающему процессору 1. Эта передача осуществляется под управлением программно формируемых сигналов "Передача 1" и "Передача 2". Для реализации системой некоторого алгоритма в память программы каждого процессора 1 должна быть занесена программа, реализующая неопределенную часть алгоритма данного процессора 1, Программная реализация каждым процессором 1 соответствующей части общесистемного алгоритма отличается от общеизвестных только процедурой обмена.В процессе начальной установки каждый блок 2,1 обмена передается процессору 1.х. Если того требуют усло.АПП 3740,5 6вия реализации алгоритма, то процессор 1.1 может программно передатьблок 2.1 процессору 1.(х+1), не производя операций с последним 11 ри информационной емкости каждого блока 2обмена равной 2 слов для обращения кдвум блокам 2 обмена в диапазоне адресов процессора 1 отведено 2 " знайчений адреса,Учитывая, что все множество адресов процессора 1 составляет ряд чинсел 0,12 -1, где и - число двоичных разрядов в Формате адресной команды, предназначенных для кодирования адреса, диапазон адресов процессора 1.1,0,12 -2"1 предназначен для обращения к памяти данных,диапазон адресов 2" "2 ф, 2" -2 " ++12 -2 -1 предназначен для оби кращения к блоку 2,(ъ) обмена, диапазон адресов 2 -2 ", 2 -2 +12 -1 предназначен для обращения кпблоку 2, обмена. К примеру, еслипод адресное пространство в форматемашинной команды отведено 11 двоичных разрядов, то при информационнойемкости блока обмена, равной 16 словам, диапазон восьмеричных адресов3740-3757 предназначен для обращенияк блоку 2.(1-1) обмена, а диапазонадресов 3760-3777 - для обращения кблоку 2, обмена. Процедура обменаинформацией между двумя смежными процессорами 1.3. и 1.(1+1) заключаетсяв обращении посредством адресных команд к блоку 2.1 обмена, Пусть требуется сложить операнды, находящиесяв аккумуляторах процессора 1. и процессора 1, И+1), при условии, чтоблок 2,1 обмена находится в многопольном владении процессора, 1.,Дляэтого достаточно, чтобы процессор1.д исполнил инструкцииВТ . 3 7 6 О,РОЯ Т ОБЕ (1)где первая инструкция является инструкцией загрузки содержимого аккумулятора в ячейку памяти с абсолютным адресом 3760, который соответствует нулевой ячейке блока 2.ьобмена, а вторая инструкция являетсяинструкцией, которая Фиксирует момент свершения события (в нашем случае записи операнда в блок обмена),по исполнении которой будет выработан сигнал "Передача 1", разрешающийдоступ процессору 1,(3.+1) кблоку:2,1 обмена. После Формирования сигО 614 6нала "Передача 1" повторное обращение процессора .д к блоку 2.1 обмена переводит его в режим ожидания.5Процессор 1. (+1) в процессе обменадолжен будет исполнить инструкцию по которой содержимое аккумулятора1 Опроцессора 1.(+1) складывается ссодержимым ячейки памяти с абсолютным адресом 3740, который соответствует нулевой ячейке блока 2.х обмена.По выполнении трех указанных инструк 5ций происходит сложение двух операндов, находящихся в аккумуляторахсоседних процессоров, результат сложения заносится в аккумулятор процессора 1,(+1). Кроме того, процессор1,(1+1) может заслать в блок 2.1 обмена для процессора К операндов,после чего он обязан выполнить инструкцию25РОЯ ТТИОпо которой будет выработан сигнал"Передача 2", который разблокируетдоступ процессора 1, 1 к блоку 2. 1 обмена,Аппаратные средства, обеспечивающие синхронизацию процесса обмена,работают следующим образом. В процессе начальной установки все триггеры81 и 9.1 всех блоков 2 обмена (Фиг.3устанавливаются в единичное состояние, все триггеры 8,2 и 9.2 " в нулевое состояние. Установка узла или элемента в единичное состояние означает,что на прямом выходе узла или элемента устанавливается сигнал уровня логической единицы, а на соответствующем ему инверсном выходе (если он существует) - логического нуля,Рассмотрим режим одновременногопрограммного обращения процессора45 11 и 1,(1+1) к блоку 2.1 обмена присостоянии триггеров 9.1 и 9.2 зафиксированных начальной установкой.Для этого необходимо, чтобы узлы 3синхронизации одновременно начали50 формирование синхроимпульсов, во время действия которых оба процессора1; и 1.(.+1) произведут обращенияк блоку 2. обмена, причем временныепараметры синхроимпульсов (период и,Дйительность) могут быть различны, Вкаждом из процессоров синхроимпульсс выхода узла синхронизации поступает на третий вход элемента ИЛИ 4 и на выход 28В исходном состоянии сиг 1601614налы "Блокировка " и "Блокировка 2"отсутствуют, т.е. на первый и второйвходы элемента ИЛИ 4 воздействуетуровень логического нуля, поэтому передний фронт синхроимпульсов (фиг.5)проходит через элемент ИЛИ 4 как впроцессоре 1.1, так и в процессоре1.(з.+1),При подаче на входы 28, 30 и 29элемента ИЛИ 4 синхроимпульсов и потенциальных сигналов "Блокировка 1"(Б 1) и "Блокировка 2" (Б 2) на выходеэлемента ИЛИ 4 формируется результирующий сигнал (СИ;) как показано на 15фиг.5. Выход элемента ИЛИ 4 находится в единичном состоянии при наличииодного из сигналов Б 1 или Б 2, Каждыйсинхроимпульс разбиваем на две фазы:положительную, в которую входят положительный фронт (переход из нуля вединицу) и интервал времени, в котором он находится в состоянии единицы,и отрицательную, в которую входятзадний фронт (переход из единицы внуль) и время нахождения в состояниилогического нуля, С выхода элементаИЛИ 4 положительная фаза синхроим 1 пульса поступает на вход узла 5 обработки. Во время действия положитель- ЗОной фазы синхроимпульса узел 5 обработки выдает на свои выходы сигналыи коды, которые являются функциямимакроинструкций, при выполнении любой адресной операции на выходе ад"реса узла 5 обработки устанавливаются К младших разрядов содержимого адресной части команды, сигналы на выходах сигналов выборки (В 1 и В 2) вырабатываются в процессе расшифровки 40соответствующих старших разряцов адресной части команды. Значения послед"них определяют условия 1, если 2 -2 М 2ь к 45 О, если Кс 2 -2В 1 В 2 о +, н,к0 если ( 2 -2 ф 2 -2 -1 50 где Ы - значение адресной части ко"мандыНа выходе данных узла 5 обработки устанавливается операнд для записи в55 блок 2 обмена. На выходе 3/Ч устанавливаются логический нуль в режиме записи и логическая единица врежиме чтения. Логическая единица устанавливается в цикле выполнения макроинструкции РОБТ ОБЕ на выходе 26 и в цикле выполнения макроинструкции РОБТТМО на выходе 27. При выполнении других операций указанные выходы остаются в нулевом состоянии. Для реализации инструкций РОБТ ОКЕ и РОБТ Т 1 я 10 достаточно отвести в памяти микропрограмм по одному разряду на каждую из них. Процессор, в рассматриваемой положительной фазе синхроимпульса производит обращения к блоку 2, обмена. Пусть он при этом засылает операнд в третью ячейку блока 2. обмена путем исполнения инструкции БТ 3763 (работа описывается для частного случая организации памяти, положив п=11 и К=4). В силу условий (2) и (3) сигнал на выходе 24 В 1 равен логической единице, а сигнал В 2 - логическому нулю. На других выходах узла 5 обработки процессора 1, устанавливаются следующие коды и сигналы: на выходе данных - содержимое аккумулятора; на выходе адреса - двоичный код 0011 (четыре младших разряда адресного кода 3763); на выходе 3/Ч - уровень логического нуля (резссч записи), на ны ходах передачи - логические нули. С выхода 3/Ч узла 5 обработки логический нуль поступает на вход узла 3 синхронизации и разрешает выдачу строба записи на выход 20. При этом выход 21 находится в единичном состоянии. Кроме того, с выхода 3/Ч узла 5 обработки логический нуль подается на вход "Направпение передачи" шинного формирователя 7, на вход "Выборка кристалла" с выхода 24 узла обработки через элемент ИЛИ-НЕ 6 подается сигнал В 1 (логический нуль). Такое сочетание сигналов обеспечивает передачу информации с входа данных шинного формирователя 7 на его вход-выход 23 данных. На выходе 22 адреса устанавливаются четыре младших разряда адреса, на выход 20 поступает строб записи, а на выход 28 - синхроимпульсы, которые передаются соответственно на входы 22,1, 20.1 и 28.1 блока 2.х обмена и на входы 22.2 20,2 и 28.2 блока 2.(х) обмена,Аналогично данные с входа-выхода 23 процессора 1,х поступают на вход-выход 23.1 блока 2, обмена и на вход-выход 23.2 блока 2.(-1) обмена. На вход 24 поступает сигнал В 1 единичного9 1 буровня, а на вход 26 - сигнал "Передача порта 1" (П 1) нулевого неактивного уровня, которые поступают в блок2. обмена. В блоке 2.1 операнд повходу-выходу 23.1 поступает на первыйвход-выход узла 2 двухпортовой памяти, который в этом случае выполняетфункцию информационного входа, стробзаписи по входу 20 поступает на входСЗ узла 12, Синхроимпульс по входу281 поступает на входы синхронизации Р-триггера 8,1 и ЗК-триггера 9.1,при этом триггеры продолжают оставаться в единичном состоянии. Единичный сигнал с прямого выхода 3 К-триггера 9.1 и сигнал В 1 по входу 24 единичного уровня, поступая на соответствующие входы элемента И-НЕ 11,формируют на его выходе сигнал В= Я И В 1, который, поступая на входВ 1 узла 12 двухпортовой памяти, обеспечивает запись операнда с входа-выхода 23.1 в третью ячейку узла 12.Навыходе элемента И 10.1 формируетсясигнал "Блокировка 1" (Б 1), причемБ 1 = Я И В в нашем случае равен нулю,так как Я = О, где Я - инверсныйвыход ЛК-триггера 9.1. Сигнал Б 1 сблока 2.ь обмена по входу 30 поступает в процессор 1.1, в котором онвоздействует на первый вход элемента ИЛИ 4. Нулевой (неактивный) уровень поступившего сигнала Б не влияет на прохождение синхроимпульсовчерез элемент ИЛИ 4, поэтому с приходом отрицательной фазы рассматриваемого синхроимпульса завершаетсявыполнение микрооперации, и в случае,если она была заключительной в последовательности микроопераций, реализующих макрооперацию записи, следующий синхроимпульс увеличивает содержимое счетчика команд на единицу ипроцессор 1 начинает выполнение следующей макрооперации,Обратимсятеперь к процессору 1.(+1). Пусть он выполняет в цикле обращение к блоку 2.ь обмена инструкцию АРР 3743, При этом на выходах его узла 5 сформированы следующие сигналы: на втором выходе сигнала выборки - сигнал В 2 единичного уровня по условию (3); на первом выходе сигнала выборки - сигнал В 1 нулевого уровня по условию (2); на выходе адреса " двоичный код 0011 (четыре мпадших разряда восьмеричного Об 4 окада 3743); на выходе 3/Ч - сигнал3/Ч единичного уровня (режим чтения);на выходах сигналов передачи в .сигналы П 1 и П 2 уровня логического нуля.С выхода 3/Ч узла 5 обработки единица поступает на вход узла 3 синхронизации и разрешает выдачу стробачтения на его выход 21 и на вход Направление передачи" двунаправленногошинного формирователя 7, на вход "Выборка кристаллакоторого поступаетс выхода 25 узла 5 обработки инвертированный сигнал В 2 через элемент ИЛИ НЕ б. Сочетание указанных сигналовобеспечивает передачу операнда с входа-выхода данных шинного формирователя 7 на его выход данных. Таким образом, операнд с входа-выхода 23 по ступает на вход данных узла 5 обработки. Адрес по выходу 22, строб чтения по выходу 21 и синхроимпульс повыходу 28 поступают соответственнопо входам 22, 23, 21.2 и 282 блока2.1 обмена и на входы 22.1, 21.1 и28. блока 2.(д+1) обмена. СигналВ 2 уровня логической единицы и сигнал П 2 уровня логического нуля поступают соответственно по входам 25 и 30 27 в блок 2.д обмена, в котором адрес по входу 22.2, а строб чтенияпо входу 21.2 поступают соответственно на входы узла 12 двухпортовой памяти Синхроимпульс по входу 28.2 поступает на входы синхроимпульсов Ртриггера 8.2 и дК-триггера 9.2, приэтом триггеры 8.2 и 9.2 продолжаютоставаться в нулевом состоянии. Навыходе элемента И 10.2 сформирован 40 сигнал Б 2 = Я 2 И В 2, который в нашемслучае равен 1, так как (2=1, В 2=1,где Я 2 - инверсный выход Ж-триггера9,2, Сигнал Б 2 по входу 29 поступаетна соответствующий вход элемента ИЛИ 45 4 в процессоре 1.(д+1), блокируя про"хождение отрицательной фазы синхроимпульса, что равносильно затяжке вовремени отрицательной фазы синхроимпульса. При этом узел 5 обработки 5 О переходит в режим ожидания до момента, пока ЗК-триггер 9.2 не изменитсвоего состояния. Нулевой уровень спрямого выхода ЛК-триггера 9.2 и сигнал В 2 единичного уровня на входе 25,поступая на входы элемента И-НЕ 1,2,формируют сигнал В 2 = (12 А В 2, единичный уровень которого, поступая на входВ 2 узла 12 двухпортовой памяти блока2 не разрешает выборку ее второгопорт, при этом вторые входы-выходыданных продолжают оставаться в третьем состоянии. Таким образом осуществляется задержка чтения операнда, чтоне отражается на правильности функционирования процессора.1.(1.+1), арифметико-логическое устройство которого,евляясь комбинационной схемой, произнодит обработку операнда в соответствии с кодом операции после считыванияпоследнего, Таким образом, в результате одновременного обращения двух1фоцессоров 1.1. и 1.(1+1) к блоку 2.хобмена происходит запись содержимогоаккумулятора процесора 1.1 в третьюячейку узла 12 двухпортовой памяти,апроцессор 1.(1.+1) переходит в режиможидания, в котором он находится дотех пор, пока процессор 1. не исполнит инструкцию РОБТ ОБЕ.Вцикле вы-полнения макроинструкции РОЯТ ОБЕ вузле 5 обработки формируется сигналД 1, который по входу 26 поступаетна К-вход ЗК-триггера 9.1 и вызываетего установку в нулевое состояние.При этом на выходе элемента И 10.1формируется сигнал Б 1 при условии,если процессор 1.1 вновь обратитсяк блоку 2, обмена, который по выходу 30 поступает на третий вход элемента ИЛИ 4 процессора и переводитего таким образом в режиМ ожидания,Единица с инверсного выхода ЛК-триггера 9. поступает на 0-вход 0-триггера 8.2, который по приходу перед 1 него фронта синхроимпульса по входу,28.2 с процессора 1.(х+1) переходит1 в единичное состояние и вызывает установку ЗК-триггера 9,2 по Л-входу вединичное состояние. Назначение 0-тригера 8.2 заключается в согласовании процесса обмена с частотой следования синхроимпульсов процессора1,(+1). Как следует из фиг.5, попадание заднего фронта сигнала Б 1 илиБ 2 в отрицательную фазу исходной последовательности синхроимпульсов вызывает уменьшение длительности отрицательной фазы результирующей последовательности СИ (показано пунктиром) по сравнению с исходной, что недопустимо, Согласующие Р-триггеры82 и 8.1 осуществляют необходимуюзадержку в снятии сигналов Б 2 и Бсоответственно и гарантируют формирование задних фронтов этих сигналов в положительной фазе соответствующих синхроимпульсов. Вновь обратимся к рассмотрениюфункционирования процессора 1.(ь+1)который при выполнении операции 5АПО 3743 перешел в режим ожидания.После срабатывания ЗК-триггера 9.2сигнал Б 2 снимается, т.е. на выходеэлемента И 10.2 устанавливается нулевое состояние, которое передается 10 по выходу 29 на вход элемента ИЛИ 4процессора 1.(1.+1), на выходе элемента И-НЕ 1.2 формируется сигнал В 2 == Я 2 ( В 2, нулевой уровень которого,поступая на вход узла 12 двухпорто вой памяти, разрешает выборку ее вто"рого порта. При этом стробы чтенияпо входу 21.2 поступают на вход узла12 двухпортовой памяти все время, пока процессор 1.(+1) находится врежиме ожидания, код адреса (0011)на входе адреса также не снимается,так как отрицательная фаза синхроимпульса еще не проходила на узел 5обработки. Поэтому после срабатывания ЗК-триггера 9.2, которое происходит только в положительной фазесинхроимпульсов, очередной строб чтения производит считывание информациииз третьей ячейки узла 12 двухпорто вой памяти и на выходе данных устанавливается ее содержимое, которое повходу-выходу 23 поступает в процессор 1.(+1). Поступивший операнд свхода-выхода шинного формирователя 35 7 передается на вход данных узла 5обработки. В последнем происходитсложение поступившего операнда с содержимым аккумулятора. Отрицательнаяфаза очередного синхроимпульса про ходит через элемент ИЛИ 4 и, поступая на вход СИ узла 5 обработки, завершает выполнение рассматриваемойоперации, Дальнейшая работа процессора 1.(+1) протекает в соответст" 15 вии с программой. Блок 2.1 обменанаходится в монопольном владении процессора 1.(х+1), пока последний неисполнит инСтрукцию РОБТ ТИО, по которой в его узле обработки процессора 1. (1.+1) будет выработан. сигналП 2. Этот сигнал по входу 27 поступаетв блок 2.ь обмена на К-вход .Ж-триггера 9.2 и устанавливает его в нуль.Единица с инверсного выхода дК-триггера 9.2 поступает на Э-вход П-триггера 8.1, который по приходу синхроимпульса с процессора 12 переходит.:в единичное состояние и вызывает ус 1601614 4тановку К-триггера 9.1 по Л-входу в единичное состояние. В результате выполнения описанной последовательности макроопераций происходит обмен информацией и триггеры 8.1, 8.2, 9,1 и5 9.2 возвращаются в исходное состояние.Для осуществления макроконвейерного способа обработки информации достаточно распределить задание процессорам таким образом, чтобы каждый д-й процессор производил считывание информации только с блока 2.(1-1) обмена и запись информации только в блок 21 обмена, В этом случае процессор 1,. и блок 2.х обмена образуют ступень конвейера. Преимущество такого конвейера состоит в том, что он не боится внутренних циклов и ветвле О ния программы из-за приобретенного системой свойства самосинхронизации. Формула изобретения25Многопроцессорная система, содержащая п 1 процессоров, каждый из кото." рых содержит узел обработки, узел синхронизации и двунаправленный шинный формирователь, и ш блоков обмена, 30 каждый из которых содержит узел памяти, выходы адреса и управления и вход-выход данных -го процессора (1=1 ш) соединены с первыми одноименными входами и входами-выходами д-го блока обмена и с вторыми одноименными входами и входами-выходами (1-1)-го (при 1=1, 1-1=ш) блока обмена, о т л и ч а ю щ а я с я тем, что, с целью повьппения производитель ности при одновременном уменьшении аппаратурных затрат и упрощении про" цедуры межпроцессорного обмена, в каждый процессор введены элементы ИЛИ и ИЛИ-НЕ, а в каждый блок обме на - первые и вторые 0- и ЛК-триг.ерь, первые и вторые элементы И и И-НЕ, причем в каждом блоке обмена узел памяти выполнен в виде узла двухпортовой памяти, первые выходы сигналов выборки и передачи и вход сигнала Блокировка 1-го процессора соединены с первыми одноименными входами и выходом -го блока обмена,вторые входы сигналов выборки и передачи и выход сигнала "Блокировка 2" соединены с одноименными выходами и входами (х+1)-го (при 1=ш, +1=1) про. цессора, причем в каждом блоке обмена К - вход первого ЗК-триггера и первый вход первого элемента И образуютпервый вход сигналов передачи и выборки блока обмена, первые входы адреса, стробов записи и чтения узла двух.портовой памяти, вход синхронизациипервого 0-триггера и первый вход-выход данных узла двухпортовой памяти,образуют первые вход адреса и управления и первый вход,-выход данных блока обмена, К-вход второго,Ж-триггера и первый вход второго элемента Иобразуют второй вход сигналов передачи и выборки блока обмена, вторыевходы адреса, стробов записи и чтения узла двухпортовой памяти входсинхронизации второго 0-триггера ивторой вход-выход данных узла двухпортовой памяти образуют вторые входы адреса и управления и второй входвыход данных блока обмена, выходы первого и второго элементов И являютсявыходами сигналов "Блокировка 1" и"Блокировка 2" блока обмена соответ 1ственно, вход синхронизации и информационный вход первого 0-триггерасоединены с входом синхронизации первого 3 К-триггера и инверсным выходомвторого ЗК-триггера соответственно,вход синхронизации и информационныйвход второго П-триггера соединены свходом синхронизации второго ЛК-триггера, выходы первого и второго О-триг.геров соединены с 3-входами первогои второго ЛК-триггеров соответственно, прямой и инверсный выходы первого ЛК-триггера соединены с первымвходом первого элемента И-НЕ и вторымвходом первого элемента И соответственно, прямой и инверсный выходы второго ЛК-триггера соединены с первымвходом второго элемента И-НЕ и вторымвходом второго элемента И соответственно, первые входы первого и второго элементов И соединены с вторымивходами первого и второго элементовИ-НЕ соответственно, выходы которыхсоединены с входаья "Выборка порта 1"и "Выборка порта 2" узла двухпортовойпамяти, причем в каждом процессоревходы сигналов "Блокировка 1" "Блокировка 2" процессора соединены с пер-вым и вторым входами элемента ИЛИ,выход которого соединен с входом синхронизации узла обработки, первые ивторые выходы сигналов выборки и передачи которого являются первьщ ивторыми одноименными выходами процессора, выходы синхроимпульсов,стробов записи и чтения узла синхронизации и выход адреса узла обработки об 5 разуют Жход адреса и управления процессора, вход-выход, данных которого соединен с входом-выходом данных дву:,направленного шинного формирователя, вход и выход данных которого соеди,нены с одноименными выходом и входом ;узла обработки, выход сигнала "Запись-чтение" которого соединен с входом узла синхронизации и с входом"Направление передачи" двунаправленного шинного формирователя, вход "Выборка кристалла" которого соединен свыходом элемента ИЛИ-НЕ, первый и второй входы которого соединены с первым и вторым выходами сигналов выборки узла обработки, выход синхроимпульсов узла синхронизации соединенс третьим входом элемента ИЛИ.1 б 01614 А.Ушаковык К едактор О,Юрковецкая тор С.Ш мар ираж 569 омитета по изобр Москва, Ж, РаушПроизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10 Заказ 3271 НИИПИ Государственного 113035, Составит ел Техред М,д Подписноеениям и открытиям при ГКНТ СССкая наб., д,. 4/5