Многопроцессорная вычислительная система

-24 со мя вы хо ег ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Ордена Ленина институт проблемуправления и Научно-производственноеобъединение "Импульс" им, ХХЧ съезда КПСС(56) 1. Авторское свидетельство СССР У 525097, кл. С 06 Г 15/00,22.04.76,2, 1 ЕЕЕ Тгапзасс 1 оп оп СощрцйегЧо 1. С, й 8, Ацдцзс, 1968, рр746- 757 - прототип.(54) (57) 1.МНОГОПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬЙАЯ СИСТЕМА, содержащая процессоры, соединенные с шиной обмена,информационной шиной, шиной управления, а также между собой двусторонними связями, микропрограммное устройство. управления, первый выход которого соединен с первыми входамирегистра кода условий и регистровгруппы, вторые входы которых соединены с вторым выходом микропрограммного устройства управления, входами первых регистра, дешифратора, спервым входом арифметического блока ичерез второй регистр с первым входомпервого сумматора, выход которогосоединен с первым входом блока формирования адреса, второй вход которого соединен с первым выходом третьего регистра, второй вход которого единен с первым входом первой пати, выход которой соединен с перм входом второго Сумматора, выд которого соединен с входом третьо регистра, выход арифметического блока соединен с первым входом микропрограммного устройства управления и через четвертый регистр с своим вторым входом и первым входом второй памяти, выход блока формирования адреса соединен с третьим входом арифметического блока, вторым входом первого сумматора и через пятый регистр с вторым входом второй памяти, выход которой соединен с четвертым входом арифметического блока, выход регистра кода условий через шестой регистр соединен с вторым входом микропрограммного устройства управления, третий вход которого, второй вход второго сумматора, первый вход и выход буферной памяти и третий выход третьего регистра соединены с шиной обмена, выходы первых дешифратора и регистра соединены с первым и вторым входами процессоров,второй вход первой памяти соединен с выходом седьмого регистра, а каждый процессор содержит операционный блок, соединенный двусторонними свя" зями с шиной обмена и первой памятью, вход которой через первый регистр соединен с выходом арифметического блока, входов второго регистра и первым входом операционного блока, второй вход которого соединен с вторым входом процессора, первый вход которого соединен с входом первого триггера, выход которого соединен с третьим входом операционного блока, вы.", ход второго регистра соединен с пвр"Патент", г. Ужгород, ул. Проектная, 4 ВНИИП лиал аказ 638 751238 Тираж 706 Подписновыми входами второй памяти и арифметического блока, второй вход которого соединен с выходом второй памяти, второй вход которой соединенс выходом третьего регистра о т л ич а ю щ а я с я тем, что, с целью повышения гибкости и коэффициента использования оборудования, в неевведены группа сумматоров, третьяпамять, два сумматора, дополнительный,регистр кода условий семь регистров,два узла загрузки, шесть шифраторов, группа триггеров, выходы регистров группы соединены с первымивходами соответствующих сумматоровгруппы вторые входы которых соединены с выходом блока формирования ад-,реса, первым входом первого шифратора, третьими входами процессоров,третьим входом второго сумматора,и первыми входами третьего и четвертого сумматоров, второй вход последнего через восьмой регистр соединен с шиной обмена, соединенной также с вторым входом третьего сумматора, входом девятого регистра и первым входом дополнительного регистракода условий, выходкоторого через десятый регистр соединен с первым входом седьмого регистра, второйвход которого соединен с выходом третьего сумматора и входом одиннадцатого регистра, выход которого совдинен с первым входом третьей памяти, второй вход которой через двенадцатый регистр соединен с выходомчетвертого сумматора, выход третьейпамяти соединен с третьим входомтретьего сумматора, выход девятого регистра соединен с вторым входом первого шифратора, выход которого соединен с третьим входом блока формиро-вания адреса, четвертым входом каждого процессора и вторым входом буферной памяти, третий вход которойсоединен с выходом второго шифратора, первые входы которого, тринадцатого регистра, третьего и четвертого шифраторов, выход пятого шифратора, первые входы и выход каждогоузла загрузки и вход четырнадцатогорегистра соединены с шиной управления, первый выход тринадцатого регистра соединен с вторыми входами вто.рого и третьего шифраторов и регистров кода условий, второй выход тринадцатого регистра соединен с третьими входами второго и третьего шифраторов, третий выход тринадцатого 1238регистра соединен с пятым входом кажедого процессора, вторым входом четвертого шифратора и первым входомпятого шифратора, четвертый выходтринадцатого регистра соединен с четвертыми входами второго и третьегошифраторов пятый выход тринадцатого регистра соединен с третьим входом первого шифратора и шестым входом каждого процессора, шестой выход тринадцатого регистра соединен спятыми входами второго и третьегошифраторов, второй выход первого узла загрузки соединен с шестым входомвторого шифратора и вторым входом второго узла загрузки, второй выходкоторого, соединен с шестым входомтретьего шифратора и вторым входомпервого узла загрузкР, третьи выходыпервого и второго узлов загрузки соединены соответственно с вторым итретьим входами тринадцатого регистра, выход третьего шифратора соединен с седьмым входом каждого процессора, восьмой вход которого черезшестой шифратор соединен с выходом четырнадцатого регистра, второй выход ичетвертый вход буферной памяти соединены соответственно с вторым входом пятого шифратора и выходом четвертого шифратора, четвертый вход микропрограммного устройства управлениячерез соответствующий триггер группысоединен с выходом каждого процессора,выходы сумматоров группы соединеныс четвертым входом блока формирования.адреса и девятым входом каждого процессора, а в каждый процессор введены буферная память, два шифратора,второй триггер, три регистра, коммутатор, причем, первый выход операционного блока соединен с третьим входомарифметического блока и первым входом первого шифратора, выход которого соединен с первыми входами коммутатора буферной памяти и входом чет)вертого регистра, выход которого соединен с выходом процессора, входомвторого триггера, входом. первого регистра и четвертым входом операционного блока, пятый вход которого соединен с восьмым входом процессора,девятый вход к 9 торого соединен с шестым входом операционного блока, четвертым входом арифметического блокаи первым входом третьего регистра,второй вход которого соединен с третьим входом процессора, седьмым входом операционного блока и пятым вхо 751 дом арифметического блока, шестой вход которого соединен с первым входом второго триггера, второй вход которого соединен с третьим входом третьего регистра, шестой вход процессора соединен с вторым входом коммутатора, выход которого через пятый регистр соединен со своим третьим входом и входом первого шифратора, третий вход которого соединен с выходом первого триггера,четвертый вход процессора через шестой регистр соединен с четвертым входом коммутатора, пятый вход процессора соединен с входом второго шифратора, соединенного двусторонними связями с шиной управления, информационной шиной и буферной памятью, второй вход которой соединен с седьмым входом процессора, память и буферная память соединены двусторонней связью между собой.2. Система по и. . о т л и ч а ю щ а я с я тем, что узел загрузки содержит счетчик, коммутатор, шифратор и регистр, причем первйй и второй выходы счетчика соединены с первым и вторым выходами узла, первый вход которого через последовательно соединенные регистр и шифратор соединены с первым входом коммутатора, второй вход которого является вторым входом узла, а третий вход соединен со вторым входом счетчика, выход ком" мутатора соединен с входом счетчика и третьим выходом узла.20 25 30 Изобретение относится к областивычислительной техники и может бытьиспользовано в автоматизированных системах реального времени,Известна многопроцессорная вычислительная система, содержащая однотипные процессоры, регистры,приоритетное устройство, регистр связей иблок команд Я,Недостатком этой вычислительнойсистемы являются низкие эффективность и гибкость работы системы, отсутствие совмещения арифметическихи индексных операций, а также наличиеодной общей памяти для операндов,адресов и постоянных величин. Наиболее близкой к изобретению .является многопроцессорная вычислительная система, содержащая процессоры, соединенные с шиной обмена, информационной шиной, шиной управления, а также между собой двусторонними связями, микропрограммное устройство управления, регистры, дешифратор, блок формирования адреса, регистр кода условий, арифметический блок и сумматоры 21.Недостатком известного технического решения является отсутствие независимого формирования адресов в процессорах из-за наличия одной общей памяти для хранения адресов индексов и операндов, отсутствие сверхоперативного запоминающего устройства в процессорах;Целью изобретения является повышение гибкости и коэффициента использования оборудования. Цель достигается .тем, что в многопроцессорную вычислительную систему, содержащую процессоры, соединенные с шиной обмена, информационной шиной, шиной управления, а также между собой двусторонними связя" ми, микропрограммное устройство управления, первый выход которого соединен с первыми входами регистра кода условий и регистров группы, вторые входы которых соединены с вторым вь 1 ходом микропрограммного устройства управления, входами первых регистра дешифратора, с первым входом арифметического блока и через второй регистр с первым входом первого сумматора, выход которого соединен с первым входом блока формирования адреса, второй вход которого соединен с первым выходом третьего регистра, второй вход которого соединен с первым входом первой памяти, выход которого соединен с первым входом второго сумматора, выход которого соединен с входом третьего регистра, выход арифметического блока соединен с первым входом микропрограммного ус 1 ройства управления и чеЬЭ З 1 рез четвертый регистр со своим вторым входом и первым входом второй памяти, выход блока Формирования адреса соединен с третьим входом арифметического блока, вторьм входом первого сумматора,и через пятый регистр с вторым входом второй памяти выход которой соединен с четвертым входом арифметического блока, выход регистра код условий че рез шестой регистр соединен с вторым входом микропрограммного устройства управления, третий вход которого, втор 6 й вход второго сумматора, первый вход и выход буферной памяти и третий выход третьего регист", ра соединен с шиной обмена, выходы первых дешифратора и регистра соедине ны с первым и вторым входами процессоров второй вход первой памяти соединен с выходом седьмого регистра, а каждый прОцессор содержит операционный блок, соединенный двусторонними связями с шиной обмена и первой памятью, вход которой через первый регистр соединен с выходом арифметического блока, входом второго регистра и первым входом операционного блока, второй вход которого соединен с вторым вхо дом процессора, первый вход которого соединен с первым входом триг" гера, выход которого соединен с третьим входом операционного блока, выход второго регистра соединен с пер-З 5 выми входами второй памяти и арифметического блока, второй вход ко" торого соединен с выходом второй памяти, второй вход которой соединен с выходом третьего регистра, 40 введены группа сумматоров, третья память, два сумматора, дополнительный регистр кода условий, семь регистров, два узла загрузки, шесть шиф раторов , группа триггеров, выходы регистров группы соединены с первыми входами. соответствующих сумматоров группы, вторые входы которых соединены с выходом блока формирования адреса, первым входом первого шифратора, третьими входами процессоров, третьим входом второго сумматора и первыми входами третьего и четвертого сумматоров второй вход последнего через восьмой регистр сое динен с шиной обмена, соединенной также с вторым входом третьего сумматора входом девятого регистра и . первым входом дополнительного регистра кода условий, выход которого через десятый регистр соединен с первым входом седьмого регистра,второй вход которого соединен с выходом третьего сумматора и входом одиннадцатого регистра, выход которого соединен с первым входом третьей памяти, второй вход которой через двенадцатый регистр соединен с выходом четвертого сумматора, выход третьей памяти соединен с третьими входами третьго сумматора, выход девятого регистра соединен с вторым входом первого шифратора,выход которого соединен с третьим входом блока Формирования адреса, четвертым входом каждого процессора и вторым входом буфереэй памяти, третий вход которой соединен с выходом второго шифратора, первые входы которого, тринадцатого регистра, треть. его и четвертого шифраторов, выходы пятого шифратора, первые вход и выход каждого узла загрузки и вход четырнадцатого регистра соединены с шиной управления, первый выход три- надцатого регистра соединен с вторыми входами второго и третьего шифраторов и регистров кода условий, второй выход тринадцатого регистра соединен с третьими входами второго и третьего шифраторов, третий выход тринадцатого регистра соединен с пятым входом каждого процессора, вторым входом четвертого шифратора и первым входом пятого шифратора четвертый выход тринадцатого регистра соединен с четвертыми входами второго и третьего шифраторов, пятый выход тринадцатого регистра соединен с третьим входом первого шифратора и шестым входом каждого процессора, шестой выход тринадцатого регистра соединен с пятыми входами второго и третьего шифраторов, второй выход узла загрузки соединен с шестым входом второго шифратора и вторым входом второго узла загрузки, второй выход которого соединен с шестым входом третьего, шифратора и вторым входом первого узла загрузки, третьи выходы первого и второго узлов загрузки соединены соответственно с вторым и третьим входами тринадцатого регистра выход третьего шифратора соединен с седьмыми входами каждогоюпроцессора, восьмой вход которого через шестой шифратор соединен с эы 75123845 ходом четырнадцатого регистра, второй выход и четвертый вход буферной памяти соединены соответственно с вторым входом пятого шифратораи выходом четвертого шифратора, четвертый вход микропрограммного устройства управления через соответствующий триггер группы соединен с выходом.каждого процессора, выходы сумматоров группы соединены с четвертым входом блока формирования адреса и девятым входом каждого процессора, а в каждый процессор введены буФерная память, два шифратора, второйтриггер, три регистра, .коммутатор,при чем первый выход операционного блокасоединен с третьим входом арифметического блока, и первым входом пер .вого шифратора, выход которого соединен с первыми входами коммутатора, ,20буферной памяти и входом четвертогорегистра, выход которого соединен свыходом процессора, входомвтороготриггера, входом первого регистраи четвертым входом операционного 25блока, пятый вход которого соединен с восьмым входом процессора,девятый вход которого соединен с шестым входом операционного блока,четвертым входом арифметическогоблока, и первым входом третьего регистра, второй вход которого соединен с третьим входом процессора,седьмым входом операционного блока, и пятым входом арифметического35блока, шестой вход которого соединен с первым входом второго регистра, второй вход которого соединенс третьим входом третьего регистра,шестой вход процессора соединен свторым входом коммутатора, выходкоторого через пятый регистр соединен со своим третьим входбм и вторым входом первого шифратора, третий вход которого соединен с выходом первого триггера , четвертыйвход процессора через шестой регистрсоединен с четвертым входом коммутатора, пятый вход процессора соединенс входом второго шифратора, соединенного двусторонними связями сшиной управления, информационнойшиной и буферной памятью, второйвход которой соединен с седьмымвходом процессора, память и буферная память соединены двустороннейсвязью между собой, а узел загрузки содержит счетчик, коммутатор,шифратор и регистр, причем, первый и второй выходы счетчика соединеныс первым и вторым выходами узла, первый вход которого через последовательно соединенныерегистр и шифратор соединены с первым входом коМмутатора, второй вход которого является вторым входом узла, а третийвход соединен со вторым выходомсчетчика, выход коммутатора соединен с входом счетчика и третьим. выходом узла.Функциональная охема многопроцессорной вычислительной системы представлена на чертеже и содержит следующие блоки: процессоры 1, операционный блок 2, арифметичвские блоки 3 и 4, блок формирования адреса5, узлы загрузки 6, сумматоры группы 7, регистры группы 8, микропрограммное устройство управления 9,дешифратор 10, триггер группы 11,триггера 12, 13, память 14-18,регистры коды условий 19 и 20,регистры 25-46, коммутаторы 47-49,буфер"ная память 50,51,шифраторы 52-61.четчики 62 и 63, информационнаяшина 64, шина управления 65, шинаобмена 66, шина двусторонней связи процессоров 67.Работу многопроцессорной вычисли"тельной системы можно описать следу"ющим образом,В начальном состоянии все регистры , счетчики, триггера и паети ус"тановлены в исходное состояние илиобнулены.Первыми командами, выдавае"мыми машиной-диспетчером в систему пошине управления 65, осуществляетсязапуск узлов загрузки 6.При этом,эти команды могут состоять иэ несколь".ких слов, каждое иэ которых сопровождается управляющим сигналом. Узелзагрузки 6, состоящий из регистра46, шифратора 55, коммутатора 62 автоматически, по заранее заданной программе. распределяет входную информациюдля памятей. 16,17 и 18, а также длямикропрограммного устройства управления 9. Узел загрузки 6, состоящийиз регистра 45, шифратора 54, коммутатора 48 и счетчика 63, управля"ет вводом и выводом данных, подлежащих обработке в процессорах 1. Счетчики 62 и 63 служат для подсчета числа слов, команд, поступающих с шины управления и с информационной шины б 4на соответствующие, регистры 46 и 45с которых потом данные поступают нашифраторы 55 и 54, предназначенные для анализа и преобразования кодов поступающих команд. Далее в работу включаются коммутаторы 49 и 48, которые выдают на вход счетчиков 63 и 62 информацию, необходимую для подсчетачисла поступающих команд. После того,как приняты первые управляющие команды и запущены узлы загрузки 6,выполняется загрузка микропрограммного устройства управления 9 и памяти 18. Управляющие массивы данных по шине управления 65, поступают на шифратор 56, который преобразовывает Форматы поступающих чисел в Формат,заданный для данной системы, и далеепреобразованные числа. массива поступают на буферную память 51 последовательно друг за другом. Управляется шифратор 56 регистром 44,с выхода которого поступает сигнал на,преобразование входного массива данных. Буферная память 51 управляетсяшифратором 58, на входы которого свыходов регистра 44 поступают сигналы, свидетельствующие о началеобмена данными, конца обмена данными, длины вектора массива данных иначальный адрес массива данных, Счет числа передаваемых элементов массива З 0данных выполняется в машине-диспетчере, а завершение каждой из командосуществляется по сигналу из системы в машину-диспетчер.При этом счетадресов микропрограммного устройства управления 9 и преобразованиеслов внешних устройств в форматслов данной системы выполняется аппаратно. Точно также для первоначальной загрузки памяти 18 регистр40 запускается автоматически и рабо 40 тает в режиме счетчика по +1, Во время вычислительного процесса адресдля памяти 18 выставляется в регистре 40 с выхода сумматора 23, которыйформирует адрес памяти 18. Исходные45 адреса, необходимые для памяти 18 содержатся в памяти 17,считывание адревход сумматора 24 подключен к выходу блока формирования адреса 5, который формирует адреса для сумматоров 22, 23,24 и группы сумматоров 7. Сумматор 24 с помощью регистра 43 формирует очередные адреса памяти 17,котосов с которой осуществляется с помощью регистра 42, сумматора 24 и реги 50 стра 43. Исходные данные для регистра 43 могут поступать с шины обмена 66 или с выхода регистра 39. Второй рые выставляются в регистре 42.Считанные адреса с памяти 17 с помощью сумматора 23 и регистра 41 преобразовываются или модифицируются в очередные адреса памяти 18, которые выставляются в регистре 40.Далее из памяти 18 считываются команды программы, базовый набор которых ориентирован на выполнение операций с матрицами, быстрого преобразования Фурье, математической статистики, спектрального анализа, решения задач линейного и динамического программирования и т.д. Кроме этого,память 18 служит для хранения констант общих для всех процессоров 1 и результатов некоторых программ, например полей экстремумов, и определение их координат в числовом массиве. После загрузки микропрограммного устройства управления 9 и памяти 18 выполняется загрузка памятей 14 процессоров 1, которая осуществляется с шины 64 с помощью шиФратора 53 и буферной памяти 50. Управления вводом, а также в дальнейшем и выводом -. информации, осуществляется узлом загрузки 6, состоящим из регистра 45, шифратора 54, коммутатора 48 и счетчика 63, а также шифратором 59, входы которого подключены к соответствующим выходам регистра 44, и по которым поступают значения кодов начала обмена, конца обмена, длины массива данных и начального адреса массива данных, а также значение кода маски процессоров, Предварительно, по отдельной команде, устанавли-вается значение в разрядах буферных памятей 50 и 51 активности каждой буферной памяти, предназначенных для активизации и включение в процесс обмена с шиной 64 процессоров. С выхода буферной памяти 50 по двусторонней шине массив данных поступает для записи в память процессора. Управление или выборка адресов памяти 14 осуществляется с помощью регистра 25, адреса в который выставляются с выхода арифметического блока 3. Арифметический блок 3 формирует и модифицирует очередные адреса памяти 14 с помощью регистра 26 и памяти 15,в которой хранятся значения адресов для памяти 14.Кроме этого, адреса для памяти 14 могут поступать и с операционного бло-, ка .2 и с выхода блока формирования адреса 5. В свою очередь формиро 751238вани е адресов для памя ти 15 поступающих с регистра 27, осуществляется или в блоке формирования адресов 5, или в группе сумматоров 7.Регистр 25 может работать либо в видеи-разрядного счетчика, либо в видеи-разрядного регистра, Выставленныйадрес в регистре 25 выбирает словоиз памяти 14 и в то же время в арифметическом блоке 3 формируется очередной адрес памяти. Возможны следующие способы адресации памяти 14всех процессоров:слоями, по адресу, сформированному в блоке формирования адреса 5;по адресам, независимо сформированным от других процессоров 1 и записанных в память 15;по адресам, наэависимо сформированным в арифметическом блоке 3Текущий адрес, сформированный в арифметическом блоке 3 каждого процессора 1 может быть принят из соседнего процессора 1 по шине двусторонней связи 67, или по шине обмена 66,Для некоторых операций, в частности ввода-вывода, адреса обращения к памяти 14 помещаются в память15 каждого процессора и в ее опре,деленные ячейки. В ходе вычислительного процесса может возникнуть ситуация исключения или,наоборот, включения в процесс арифметического блока 3 и памяти 15, Для этого существует триггер 13, значение кода в который заносится о выхода регистра28. Далее по заданной подпрограмме,которая записана в микропрограммномустройстве управления 9, выполняется запись данных в операционныйблок 2,где они подвергаются обработке, причем в операционном блоке 2 могут выполняться любые арифметичес 1 кие и логические операции как надчислами с фиксированной, так и сплавающей запятой,Для включения в процесс обработки того или иного процессора 1 необходимо его активировать,Это выполняется посредством триггера 12, выход которого подключен к одному из входов операционного блока 2. Выборка очередного процессора 1, в триггере 12 которого существует значение метки активности, выполняется последовательно от одного триггера 12 к другому, При этом5 10 15 одновременно с переходом к последующему триггеру гасится предыдущий .Кроме этого, .триггер 12 включает в процесс обмена данными между процессорами 1 операционный блок 2,который выдает или в шину обмена 66, или в шину двусторонней связи 67 данные, необходимые для других про" цессоров 1, Операции обмена, также как и вычислительные операции,могут быть однотактными и многотактными. Многотактными вычислительными операциями являются операции умножения деления и т.д. При этом как.во время выполнения однотактных, так и многотактных операциймикропрограммное устройство управления 9 может отключаться от управления процессорами 1 и выполнять команды опе раций ввода-вывода информации, Кроме того, возможно совмещение и арифметико-логических операций в операционном блоке 2 с операцией загрузки данных. Это совмещение состоит 25 в том, что обработка данных в операционном блоке 2 выполняется под действием микрокоманды, считанной измикропрограммного устройства управления 9 на буферные регистры, не покаЗ 0 занные на чертеже, а параллальнаяей операция ввода-вывода информации иэ памяти 14 осуществляется с помощью команды машины-диспетчера и затребованной по сигналу готовности.35Совмещение арифметико-логических операций с загрузкой данных в операционные блоки с памяти 14 выполняется одной микрокомандой в которойуказаны параметры проведения вычисли" 40 тельных операций и операций загрузки . При этом обработка ведется надтеми числами, которые в ходе вычислительного процесса циркулируют в рв".гистрах операционного блока Я .45В ходе вычислительного процессаможет возникнуть необходимость выключения из процесса памяти 14, которое осуществляется с помощью регистра 28, выход которого подключен к уп равляющему входу регистра 25. Выход регистра 28, помимо этого, подключен к входу триггера группы 11,назна"чение которого состоит в том, что онфиксирует по диэъюнкции наличие активного хотя бы одного из всех процессоФров 1. Наличие метки активности в ,:,.триггере группы 11 позволяет путемподключения его выхода к микропрограм11 7512иному устройству управления 9. осуществить переход по условию активности процессоров 1.Возможны следующие способы активации процессоров 5внешняя активация;активация по оодержимоиу ОперациОнного блока 2;активация по содержимому регистра 29; 16активация по знацению триггера 12,Значение внешней активации Формируется с помощью регистра 38 и шифратора 6 1, содержимое в который загружается с блока Формирования адреса 5; с 15шины обмена 66 и с одного из выходоврегистра 44, с которого поступает значение кода маски. По этому значениюкода маски совместно со значениемкода из блока Формирования адреса 5 20Формируется значение внешней активации, Далее это значение поступаетна вход регистра 30 и с.помощью коммутатора 47, шифратора 52 и регистра 28,а также в зависимости от внутреннего 25состояния их формируется значениевнешней активации, которое в окончательном виде поступает на регистр25, триггер 13 и триггер группы 11.Возможны также следующие способы З 0внешней активации:активация процессора с номером Р;активация всех процессоров 1,кроме процессора с номером Р;активация процессоров 1 с номерами от 0 до Р;активация процессоров с номерамиот Р+1 до И,Модификация поля Р обеспечиваетсяарифметико-логическими операциями вблоке Формирования адреса 5,В регистре 29 каждого процессора 1 содержится по 4 триггера, участвующих в Формировании активности.При яомощи маски, задаваемой с одного из выходов регистра 44 через регистр 30 и коммутатор 47, выбирается от одного до четырех триггеров активных в данном процессе. При этом могут быть следующие способы актива"5 О ции по триггерам регистра 29 с участием маски:прямые выходы триггеров;инверсные выходы триггеров;дизъюнкция выходов триггеров;конъюнкция выходов триггеров;неэквивалентность выходов три гге.РОВ,38Активация по триггерам регистра 29 позволяет активировать процессоры 1 по любому нерегулярному закону,полученному в процессе решения задачи или по закону, заданному программистом. Активация по содержимому операционного блока 2 может быть следующих типо в:содержимое операционного блока 2= .0содержимое операционного блока 20;содержимое операционного блока 20;содержимое операционного блока 2 Ф 0.Содержимое блока 2 передается в шифратор 52 и вычисленное значение активности обратно с регистра 28 управляет работой блока 2, Активация по триггеру 12 была рассмотрена выше. С помощью команд пересылок загружаются регистры группы регистров 8,которые совместно с сумматорами группы 7 Формируют адреса операндов для всех операционных блоков 2, регистров 27 и регистра 25. Модификация этих адресов может выполняться. автономно в каждом процессоре 1 или путем подключения выхода сумматоров группы к одному из входов блока Формирования адреса 5, который по обратной связи выдает новое значение адреса для обработки его в сумматорах группы. Первоначальные значения этих адресов поступают из микропрограм" много устройства управления 9, которое к тому же выдает на вход регистра 31 значение Формата чисел,подлежащих обработке в блоке 2, значение адресов для. блока формирования адреса 5 через регистр 35 и сумма"тор 21, а также значение кода усло- вий в регистр кода условий 20,С помощью регистров кода условий 19 и 20, а также регистров 34 и.37 выполняется программно-заданный останов работы соответственно микропрограммного устройства управления 9 и памяти 18 при условиях, сформированных по конъюнкции в регистрах 19 и 20, Кроме этого, выход микропрограммного устройства управления 9 подключен к одному из входов арифметического блока 4, который совместно с регистром 33 и памятью 16 служит для запоминания адреса очередной микрокоманды при обращении к сторонВычислительные комплексы, построенные на базе многопроцессорной вычислительной системы, могут использоваться для:20 обработки результатов геофизических и океанографических исследований;обработки аэрофотоснимков,изображений земной поверхности, полу 25 ченных со спутников, микрофотогра"фий, телевизионных изображений,распознавания образов;обработки информации при испытании самолетов и других сложных объек-30 товинтенсивного. наблюдения за больными и обработка данных в медици"не;обработки радиолокационных сигна"35обработки акустических сигналов;управления реакторами;обработки данных в метеорологиии т.д,40Испытание опытного образца Геофизического вычислительного комплекса на контрольных задачах подтвердило его высокую эффективность и ожи-даемые характеристики. 1375 ней микропрограммы . Модификация таких адресов возврата осуществляется в арифметическом блоке 4.,который может работать в трех режимах: сло-. жениявычитания и режиме счетчика.Для гибкого и эффективного обмена данными между процессорами 1, а также между процессорами и внешними устройствами служит регистр 32 и шифратор 60, которые осуществляют разбивку поля процессоров на сегменты по шине двусторонней связи 67 и шине обмена 66. Возможные варианты сегментации представляют собой объединение в кольцо двух, четырех, восьми, шестнадцати и т.д. процессоров. Образование сегментов обеспечивается динамически по программе, а необходимость в сегментации вытекает из обработки массивов данных с большим удельным весом операций обмена. Решение относительно разбиения поля процессоров на сегменты, размеры сегментов принимает программист для каждой конкретной задачи. Сегментирование не распространяется на шины 64 и 65, оно требует для каждого сегмента автономности по нумерации процессоров и шинам 66 и 67Обмен между процессорами разных сегментов возможен только посредством изменения границ сегментов, которые устанавливаются посредством загрузки соответствующего кода иэ машины-диспетчера в регистр 32 и далее в шифратор 60. Шифратор 60 по соответствующей программе осуществляет преобразование данного кода с последующей его модификацией по условию и выдает на соответствующие управляющие шины .сиг-, налы,осуществляя тем самым, а следовательно, и всего поля, разбивку на заданные сегменты.В ходе работы системы могут возникнуть случаи, условного перехода,ожи 1238 14даемое условие которого задается вмикрокоманде а фактическое получается врезультате обработки в блоке 2.Сравнением обоих условий вырабатывается сигнал перехода на другую микро";команду, а в случае безусловного перехода адресация перехода задается в,отведенном для этого поле микрокоманды.10 Таким образом, структура, конструктивные связи и функциональные воэможности системы позволяют значительноповысить эффективность решения наней задач.15