Многопроцессорная система

,БО 9400 51)4 С 06 ОПИСАНИЕ ИЗОБРЕТЕНИК А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ 77/24-24 ния системы за счет пере 4326 10.1 15.0 Г.Н, окол(21) (22) (46) (72) С.А.С ров (53) (56) ционировраспреде процессо процессо гистра, вибратор элемента мент ИЛИ с отказавш ющие. Много содержит тр риггер, одн тов ИЛИ, тр ни ан.87 ,89, Б имоньк в, ВС ов на работ 6 е) 2 С.Н арчен ная системаоммутатор,енко,Д,В.Дм блок элемен ИЛИ) пять эл НЕ и каналы, ержит процес блок элемент л ент 81,325(088.8) Авторское свиде 60, кл, С 06 Ркокаждыи изор, регисв И, два ельство СССР9/46) 1981.ьство СССР9/46) 1983.СИСТЕМА торых стриггермента ИЛИта И. П 86 е етел06 РОРНАЯ Авторское сви ) 1151965, кл, С (54) МНОГОПРОЦЕС (57) Изобретение лительной техник элемен- процес одновотказе ройство аемые н братор) тридвух и болеперераспреда этих процеится в регис(работающие ляет засор ах,рах каи свовычисотн итс жет есс ачи, ре од кото ыть исных выч х хран другие оцессо пользовано в мнолительных системния - повьшение опро х. Ц налов) нбодные) зобретести функсистемы. стоверно я к вьчислибыть исполь Изобретениеельной техник тно мож ных вычис овано в иного цес тельных системах,Цель изобретения - по стоверности функционировение доя многопр ераспре процеси системы за с цессор делени отказавш задани НЕ 7, элементы ИО и 11, элемент 13, триггер 14, 5 каналов, эленалов, одновибра ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР соров на работающиеНа чертеже изображена функциональ ная схема многопроцессорной системы.Многопроцессорная система содержит процессоры 1, входной регистр 2, регистр 3 запроса, регистр 4 готовности, коммутатор 5, блок элементов ИЛИ 6, элемент ИВ 18 и 9, элементы ИЛИ 2, одновибраторблоки элементов И 1менты И 16 и 17 ка торы 18 каналов, элементы И 19 и 20 каналов, элементы ИЛИ-НЕ 21 каналов, триггеры 22 каналов, регистры 23 каналов, элементы И 24 каналов, элементы И 25 и 26, элемент ИЛИ,27, информационный вход 28, синхровходы 29 и 30, выход 31 и каналы 32,Многопроцессорная система работает следующим образом.В исходном состоянии регистр 3 запроса, регистр 2 кода задачи (вход- ной регистр), регистры 23 каналов и триггер 14 находятся в нулевом состоянии (цепи установки в исходное состояние не показаны), Процессоры 1 всех каналов исправны и свободны. Поэтому все разряды регистра 4 готовности находятся в единичном состоя 1 нии. На выходе 31 многопроцессорной системы установлен единичный сигнал.На вход 28 многопроцессорной системы поступает заявка для обслуживания, состоящая из двух частей: кодазадачи и кода необходимого числа про 5цессоров для решения этой задачи.Число необходимых процессоров определяется числом единиц во второй частикода заявки. Код записи задачи черезблок элементов ИЛИ 6 поступает навход регистра 2, а код необходимогочисла процессорон поступает на входрегистра 3,Так как в регистре 3 запроса нисходном состоянии хранится нулеваяинформация, то на выходе элементаИЛИ-НЕ 7 будет единичный сигнал,ВЭтот сигнал, поступая на нходы регистров 2 и 3, разрешает запись в них кода задачи и кода необходимого числапроцессоров соответственно, Записьосуществляется по заднему фронту импульса, поступающего с синхровхода29 многопроцессорной системы на С-входы регистров 2 и 3. 25С выхода регистра 2 код задачи поступает на информационные входы блоков элементов И 15 всех каналов, Навторые управляющие входы всех блоковэлементов И 15 с разрядных выходов 30регистра 4 готовности поступают единичные разрешающие сигналы, так каквсе процессоры 1 н исходном состоянии свободны и исправны. На первыеуправляющие входы блоков элементовИ 15 поступают единичные разрешающиесигналы с разрядных выходов регистра3 запроса только для тех каналов, которым соответствуют единичные значения разрядон кода, записанного в 40этом регистре Через открытые блокиэлементов И 15 код задачи поступаетна информационные входы, выбранныепроцессорами 1, и на информационныевходы регистров 23 соответствующихканалов.В каналах, в процессоры которых поступила задача на выполнение, и на выходах элементов ИЛИ 19 поянятся единичные сигналы, Эти сигналы по 50 вступят на разрешающие входы соответствующих одновибраторов 18, которые по переднему фронту синхроимпульса со входа 30 сформируют импульс. Этот импульс, поступая на соответствующие входы регистра 3 запроса и регистра 4 готовности, устанавливает их разряды, соответствующие занятым процессорам 1, в нулевое состояние, Синхроимпульс со входа 30, поступая черезотКрытый элемент И 16 на С-входы регистров 23 всех каналов, разрешаетзапись кода задачи с выходов блоковэлементов И 15 тех каналов, которыеприняли задачу на обслуживание Если ьсе процессоры 1, назначенные для выполнения задачи, свободны и приняли задачу к исполнению, то на выходе элемента ИЛИ-НЕ 7 будет вновь единичный сигналЭтот сигнал через открытый элемент И 12 и открытый по другим входам (так как все процессоры исправны ) элемент И 8 поступит на выход 3 готовности,в результате чего многопроцессорная система будет готова к приему очередной заявки по входу 28,Если некоторые из назначенных процессоров 1 заняты выполнением ранее поступивших задач, то все разряды регистра 3 запроса будут сброшены в.нуль. На выходе элемента ИЛИ-НЕ 7 будет нулевой сигнал, который запрещает приход очередной заявки на вход 28, Действуя на инверсный вход элемента И 9, этот сигнал разрешает приход импульса с синхронизирующего входа 29 на сдвигающий вход регистра 3 запроса, По этому импульсу производится сдвиг содержимого регистра 3 влево на один разряд. Процесс циклического сдвига информации продолжается до тех пор, пока необходимое число процессоров не будет назначено для выполнения данной задачи. После этого на выходе элемента ИЛИ-НЕ 7 появляется единичный сигнал, поступающий на выход 31 и разрешающий подачу очередной заявки на вход 28.Рассмотрим работу многопроцессорной системы в случае отказа одного или нескольких процессоров.Предположим одновременно отказали два процессора: 1,М и 1,К. Отказавшие процессоры выставят на своих сигнальных выходах единичные сигналы, которые поступят на единичные Я-входы триггеров 22 соответствующих каналов и по заднему фронту синхроимпульса, поступающего со входа 30 через открытый элемент И 25 на С-входыУтриггеров 22 каналов, запишутся в триггеры 22 М-го и К-го каналов. С выходов триггеров 22 оба единичные сигнала поступят на прямые входы эле1494005 5ментов И 24.М и 24,К. Но сигнал появится на выходе только элемента И24.М, так как с его выхода единичный сигнал, поступающий на инверсные входы элементов И 24 всех более5старших каналов, закроет их, Будетзакрыт также и элемент И 24,К,Единичный сигнал с выхода элементаИ 24,М откроет соответствующий вход(информационный) коммутатора 5 и кодзадачи отказавшего процессора из регистра 23.М через коммутатор 5 ивторые входы блока элементов ИЛИ 6поступит на входы входного регистРа 152, Одновременно единичный сигнал,сформированный элементом ИЛИ 1, запустит передним фронтом одновибратора 13. Короткий импульс с одновибратора 13, поступая на единичный Я-вход 20триггера 14, установит его в единичное состояние, Единичный сигнал с выхода триггера 14 через элемент ИЛИ 27поступит на вход первого разряда регистра 3 запроса, 25Задним фронтом синхроимпульса, поступающего с синхровхода 29, код задачи отказавшего процессора запишется во входной регистр 2, а единица(число потребных процессоров) запишет ся в первый разряд регистра 3 запроса.Далее устройство работает как ипри обслуживании очередной заявки.После того, как найден процессордля выполнения заявки от отказавшегопроцессора 1,М, на выходе элементаИЛИ 10 появляется единичный импульс,поступивший с выхода одновибраторов18,Р канала, процессор 1.Р которо рго принял к исполнению данную заявку, При этом очередной синхроимпульссо входа 30 не может записать запросот вновь отказавшего в триггере 22какого-либо канала, так как элемент 45И 25 закрыт нулевым сигналом, поступающим с выхода элемента И 12, навход которого поступает единичныйсигнал с выхода триггера 14,Импульсный сигнал с выхода элемен 5 Ота ИЛИ 1 О пройдет через открытый элемент И 17.М и своим передним фронтомсбросит в нуль триггер 22.М и регистр23,М, а также, поступая на управляющийВХОД процессора 1,М снимет с егосигнального выхода единичный сигнал. Если отказавший процессор единст, венный, то на выходе элемента ИЛИ 11появится нулевой сигнал, который откроет элемент И 261 в результате чего по заднему фронту импульса с выхода элемента ИЛИ 10 триггер 14 установится в нуль и многопроцессорная система будет готова к обслуживанию следующих заявок.В случае отказавших процессоровна выходе элемента ИЛИ 1 будет сохраняться единичный сигнал, в результате чего элемент И 26 останетсязакрытым по своему инверсному входуи триггер 14 останется в единичномсостоянии. Запись заявок от вновьотказавших процессоров 1 будет запрещена, так как остается закрытымэлемент И 25 и синхроимпульсы со входа30 на С-входы триггеров 22 пройтине могутПосле обнуления триггера 22.М закроется элемент И 24.М и откроетсяэлемент И 24.К,в результате чегоповторится процесс поиска и передачисвободному и исправному процессору,1,В задачи, которую Решал отказавший процессор 1К,После перераспределения задачи отвторого отказавшего процессора 1.Кна выходе элемента ИЛИ 11 появитсянулевой сигнал, который откроет элемент И 26, в результате чего импульсодновибратора 18,В, пройдя через элемент ИЛИ 10, своим задним фронтом переведет триггер 14 н нулевое состояние, После этого откроется элементИ 12, а следовательно, и элемент И25. Если к этому моменту времени появились отказавшие процессоры, то элемент И 8 останется закрытым, на выходе 31 останется нулевой сигнал иподача новых заявок на вход 28 будетзапрещена. По очередному импульсу,поступившему на синхровход 30, заявки от отказавших процессоров эапишутгся в триггеры 22 соответствующих каналов и процесс их обслуживания возобновится,Если после обслуживания отказавших процессоров все остальные процессоры находятся н исправном состоянии,то элемент И 8 открывается и на выходе31 появляется единичный сигнал, разрешающий подачу новых заявок на информационные входы 28.После успешного выполнения задачисоответствующий процессор 1 выдаетединичный сигнал на выход 32, которыйустанавливает соответственный разрядрегистра 4 готовности н единичное со 1494005Стояние и, поступая через элементИЛИ 16 на вход сброса регистра 23своего канала, сбрасывает его в нуль,После этого этот процессор готов к5выполнению следующей задачи.Синхронизирующие импульсы со входа29 должны опережать по фазе синхронизирующие импульсы со входа 30, 11 озаднему фронту синхроимпульса со входа 29 осуществляется запись информации в регистры 2 и 3, 11 осле это 1 опо переднему фронту синхросигнала соВхода 30 осуществляется запись информации в регистры 23 каналов, а такжеосуществляется сброс соотнетствуюших,разрядон н регистрах 3 и 4. Если впервом такте синхропоследовательности со входа 29 выяснится, что числаназначенных процессоров не хватает, 20то по следующему импульсу этой последовательности произойдет сдниг информации в регистре 3 влево на одинразряд, И так до тех пор, пока потребное число процессоров не будет 25обеспеченоЗадержка импульсов со входа 30 поотношению к импульсам со входа 29должна быть не меньше, чем время последовательного срабатывания регистра 3, блока элементов И 15 канала иэлемента ИЛИ 19 канала,Формула изобретения35Многопроцессорнан система, содержащая регистр запроса, регистр готовности, первый, второй, третий и четвертый элементы И, первьп, второй и третий элементы ИЛИ, элемент ИЛИ-НЕ, 40 и каналов (где и - число процессоров) и н каждом канапе - регистр, блок элементов И, первый и второй элементы ИЛИ, первый второй и третий элементы И процессор причем ВыхОДы 45 регистра запроса подключены к первым стробирующим входам блоков элементов И соответствующих каналов, выходы которых соединены с информационнымивходами процессоров соответствующих каналов, выходы регистра готовности подключены к вторым стробирующимвходам блоков элементов И соотнетствующих каналов, н каждом канале выходы Глокон элементов И подключены ко Входам первого элемента ИЛИ, ныходь 1 регистра запроса подключены к входам элемент ИЛИ-НБ, выход которого подклкч и к иннерснму Входу перво о элемента И, выход которого подключенвходу сдвига регистра запросов, вкаждом канале ныход первого элементаИ подклнчен к входу записи регистра,о т л и ч а ю щ а я с я тем, что,с целью повышения достоверности функционирования за счет перераспределения заданий с отказавших процессоровна работающие, в нее дополнительновведены Входной регистр, блок элементов ИЛИ, коммутатор, триггер, одновибратор, пятый элемент И, а в каждыйиз каналов - триггер, элемент ИЛИ-НЕ,однонибратор, причем информационныйвход системы подключен к первому входу блока элементов И.П 1 и к информационному входу регистра запроса, кроме входа первого информационного разряда регистра запроса, который подключен к выходу первого элементаИЛИ, к первому входу первого элементаИЛИ подключен соответствующий разрядинформационного входа, выходы блокаэлементов ИЛИ подключены к информационным входам входного регистра, выход которого подключен к информационным входам блоков элементов И каналов, в каж;ам канале выход блока элементов И подключен к информационномувходу регистра, выход которого подключен к соответстнукщему информационному входу коммутатора, разрядныевыходы которого подключены к второму входу блока элементов ИЛИ, но всехканалах первый сигнальный выход процессора подключен к входу установкисоотнетствукщего разряда регистраготовности, а второй сигнальный выход роцессора н каждом канале соединен с соотнетстнующим инверсным входом нторого элемента Й и входом установки триггера соответствующего канала, прямой Всход триггера каждого канала, кроме первого, соединен с прямым входом второго элемента И соответствующего канала и с соответствующим входом второго элемента ИЛИ, прямой выход триггера первого каналаподключен к первым инверсным входамвторых элементов И всех других каналов, к первому входу третьего элемента И первого канала, к первому управляющему входу коммутатора и к перному входу второго элемента ИЛИ, выходы вторых элементов И всех каналов,кроме первого, подключены к соответствукщим входам коммутатора, к перВым входам третьих элементов И соответствующих каналов, в каждом канале выход третьего элемента И сОединен с входом сброса триггера, с входом сброса соответствующего процессора и с5 вторым входом второго элемента ИЛИ канала, выход которого подключен к входу сброса регистра канала, в каждом канале выходы регистра подключены к входам элемента ИЛИ-НЕ, выход которого подключен к первому входу первого элемента И канала, выход первого элемента ИЛИ каждого канала подключен к стробирующему входу одновибратора этого же канала, выход которого подключен к соответствующим входам сброса регистра запроса, регистра готовности и к соответствующему входу третьего элемента ИЛИ, выход которого подключен к прямому входу третьего элемента Ии к вторым входам третьих элементов Р каналов, выход второго элемента ИЛИ подключен к инверсному входу третьего элемента И и через одновибратор - к входу уста новки триггера, вход триггера подключен к общей шине логического нуля, выход третьего элемента И подключен к К-входу и к синхронному входу триггера, выход триггера подключен к второму входу первого элемента ИЛИ и кинверсному входу четвертого элементаИ, выход которого подключен к прямому входу второго и к Первому входу пятого элементов И, выход пятогоэлемента И подключен к синхровходамтриггеров каналов, выход элементаИЛИ-НЕ подключен к прямому входу четвертого элемента И, к входам разрешения записи регистра запроса и входного регистра, первый синхровход системы устройства подключен к входам записи регистра запроса и входного регистра, а также к прямому входу пер"вого элемента И, второй синхровходсистемы подключен к вторым входампервых элементов И, второй синхровход системы подключен к вторым входам первых элементов И и к входам за -пуска одновибраторов каналов, к второму вуоду пятого элемента И, выходвторого элемента И является разрешающим выходом системы, выход второгоэлемента И К-го канала (К=2, й-соединен с К-ми входами вторых элементов всех каналов с (К+)-го поИ-й,1494005 Составитель М,Сорочантор А,Ревин Техред Л,Сердюкова Корре Шекмар Производственно-издательский комбинат "Патент", г. Уж д, ул. Гагар аз 411/45 Тираж ИИПИ Государственного 113035, 68 Подписноеомитета по изобретениям и открытиям при ГКНТ ССС осква, Ж, Раушская наб., д, 4/5