Многопроцессорная вычислительная система

)9)Р 15 16 5)5 ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР БР К АВТО Бюл. М 27 ый научно-ис тромеханикиепанов, С.Г. кий ва оровичен 8.8 ж, Фрэнк. Многопроцесс посредственной связью временами доступа к о - Электроника, 1984, М оно1,е свидетельство СССР. 6 06 Е 15/16, 1979,(54) МНОГОПРОЦЕССОРНАЯ ВЫЧТЕЛЬНАЯ СИСТЕМА ЛИф О(57) Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах с общей магистралью. Целью изобретения является повышение производительности за счет снижения интенсивности обращений со стороны процессоров к блоку общей памяти, Поставленная цель достигается тем, что в систему, содержащую блок 1 общей памяти и И процессоров, в каждый из процессоров, содержащих операционный блок 3, блок 9 арбитра магистрали, шинные формирователи 10 - 13, элементы И 16, 17, элемент ИЛИ 19. элементы НЕ 20, 21, введены блок 4 кэш-памяти данных, блок 5 кэш-памяти индексов, блок б сравнения, блок 7 управления (кэш-памятью), блок 8 арбитра кэш-памяти, элементы И-НЕ 14, 15 и элемент И 18, 3 ил,10 15 20 25 30 35 40 45 50 55 Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах с общей магистралью.Целью изобретения является повышение производительности системы за счет снижения интенсивности обращений со стороны процессоров к блоку оЬщей памяти,На фиг.1 приведена блок-схема многопроцессорной вычислительной системы; на фиг,2 - схема блока арбитра кэш-памяти; на фиг.З - схема блока управления.Многопроцессорная вычислительная система содержит блок 1 общей памяти, процессоры 2, каждый из которых включает операционный блок 3, блок 4 кэш-памяти данных, блок 5 кэш-памяти индексов, блок 6 сравнения, блок 7 управления, блок 8 арбитра кэш-памяти, блок 9 арбитра магистрали, шинные формирователи 10-13, элементы И - НЕ 14 и 15, элементы И 16-18, элемент ИЛИ 19, элементы НЕ 20 и 21, шину 22 адреса, шину 23 данных, шину 24 арбитража, шину 25 чтения, шину 26 записи, шину 27 ответа, шинч 28 ответа на запись,Блок арбитра кэш-памяти (фиг.2) содержит триггеры 29 - 31, элемент И 32, элементы ИЛИ 33 - 36,Блок управления (фиг.З) содержит элементы И 37 - 47, элементы ИЛИ 48 - 51, элементы НЕ 52 - 55.Система работает следующим образом, В многопроцессорной системе, где каждый процессор 2 содержит кзш-память, необходимо обеспечить согласование содержимого памяти, Это согласование с точки зрения обращения к памяти означает, что данные, выдаваемые при чтении, - это всегда последние данные, записанные по указанному адресу, Если процессоор 2 выполняет команду записи, он должен записать данные не только в свою кэш-память данных(блок 4) и блок 1 общей памяти, но и сообщить об изменении данных по указанному адресу другим процессорам 2, которые должны проверить, не находятся ли данные по адресу обращения в их кэш-памяти, и если да, то записать их с шины 23 данных, Для этого при выполнении записи одним из процессоров 2 остальные процессорры принимают команду записи с шины 26 записи на третий вход блока арбитра кэш-памяти 8, который разрешает конфликты при одновременных обращениях к кэш памяти от операционного блока 3 и с шины 26 записи магистрали, После выполнения арбитража при отсутствии запросов от операционного блока 3 блок 8 арбитра кэш-памяти устанавливает.на выходе сигнал, который отключает шинный формирователь 10 адреса и шинный формирователь 12 данных и через пятый вход блока 7 управления сообщает ему о выполнении операции записи на магистрали, Блок 7 управления кэшпамятью, вырабатывая сигнал на пятом выходе, подключает шинный формирователь 11 адреса для приема адреса с шины 22 адреса в блок 5 кэш-памяти индексов и в блок 6 сравнения, При отсутствии сигнала сравнения запись с шины 26 записи через элемент НЕ 20 и сигнал с выхода блока 8 арбитра кэш-памяти включают элемент И 18, который формирует ответ на запись в шину 28 ответа на запись, При сигнале сравнения блок 7 управления кэш-памятью устанавливает на первом выходе сигнал выборки и на втором выходе сигнал записи данных в блок 4 кэш-памяти данных через включенный шинный формирователь 13 данных с шины 23 данных, Элемент И. 18 формирует ответ на запись в шину 28 ответа на запись. При выполнении записи с магистрали блок 1 памяти формирует ответ на шину 27 ответа, а процессоры 2 с помощью элементов, И 18 формируют ответ нэ шину 28 ответа на запись, реализуя на ней функцию логического И. После того, как последний процессор 2 установит ответ.назапись, шина ответа на запись 28 перейдет в состояние лог, "1".Таким образом, операция записи на магистрали закончится после того, как все процессоры 2 п роведут исследование содержимого собственной кэш-памяти и, при необходимости, запись в нее информации с магистрали, Элемент И 16 процессора 2, выполняющего запись на магистрали, получив ответ с блока 1 памяти по шине 27 ответа и ответы от процессоров 2 по шине 28 ответа на запись, устанавливает через элемент ИЛИ 19 готовность в операционный блок 3.Формула изобретения Многопроцессорная вычислительная система, содеращая блок общей памяти, И процессоров, каждый из которых содержит операционный блок, четыре шинных формирователя, блок арбитра магистрали, два элемента И, элемент ИЛИ, два элемента НЕ, причем вход-выход адреса и вход-выход данных каждого из процессоров через одноименные магистрали соединены с входом адреса и входом-выходом данных блока общей памяти, в каждом из процессоров выход адреса операционного блока соединен с информационным входом первого шинного формирователя, информационный выход которого соединен с информационным входом второго шинного формирователя, информационный выход которого является10 15 20 40 45 50 выходом адреса процессора, вход-выход данных операционного блока соединен с первым информационным входом-выходом третьего шинного формирователя, второй информационный вход-выход которого соединен с первым информационным входом-выходом четвертого шинного формирователя, второй информационный вход-выход которого является входом-выходом данных процессора, о т л и ч а ю щ а я с я тем, что, с целью повышения производительности системы за счет, снижения интенсивности обращений со стороны процессоров к блоку общей.памяти, в каждый процессор введены блок кэш-памяти данных, блок кэш-памяти индексов, блок сравнения, блбк управления. блок арбитра кэш-памяти, два элемента И-НЕ, третий элемент И, причем входы-выходы арбитража и ответа на запись каждого процессора через одноименные магистрали соединены между собой, вход-выход записи каждого процессора через одноименную магистраль соединен с входом записи блока общей памяти, выход чтения каждого процессора через одноименную магистраль соединен с входом чтения блока общей памяти, выход ответа которого через одноименную магистраль соединен с входом ответа каждого процессора, в каждом процессоре информационный выход первого шинного формирователя соединен с информационными входами блоков кэш-памяти индексов и кэш-памяти данных и первым информационным входом блока сравнения. второй информационный вход которого соединен с информационным выходом блока кэш-памяти индексов, выход признака чтения операционного блока соединен с одноименными входами блоков управления и арбитра кэш-памяти, с первым управляющим входом четвертого шинного формирователя, с первым входом первого элемента И и первым входом первого элемента И - НЕ, выход которого является выходом чтения процессора. выход признака записи операционного блока соединен с одноименными входами блоков управления и арбитра кэш-памяти, с первым входом второго элемента И и первым входом второго элемента И - НЕ, выход которого соединен с входом первого элемента НЕ, с входами записи блоков арбитра кэш-памяти и управления и является входом-выходом записи процессора, выход запроса операционного блока соединен с одноименным входом блока арбитра кэш-памяти, выход разрешения которого соединен с входом пуска блока управления, с управляющими входами первого и третьего шинных формирователей, с первым управляющим входом второгб шинного формирователя и первым входом третьего элемента И, выход которого соединен с входом ответа на запись блока арбитра кэш-памяти, вторым входом второго элемента И и является входом-выходом ответа на запись процессора, выход запроса шины блока управления соединен с одноименным входом блока арбитра магистрали, выход разрешения которого соединен с одноименным входом блока кэш-памяти, вторыми входами первого и второго элементов И-НЕ, с вторым входом первого элемента И и третьим входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с, входом готовности операционного блока, вход ответа процессора соединен с входом второго элемента НЕ, выход которого соединен с четвертым входом второго элемента 30 И и третьим входом первого элемента И, выход которого соединен с вторым входом элемента ИЛИ, третий вход которого соединен с выходом готовности блока управления, выход разрешения обмена которого соединен с вторыми управляющими входами второго и четвертого шинных формирователей, второй информационный вход-выход третьего шинного формирователя соединен с информационным входом-выходом блока кэш-памяти данных, вход выборки которого соединен с одноименным выходом блока управления, выход записи которого соединен с одноименными входами блоков кэш-памяти данных и кэш-памяти индексов, выход блока сравнения соединен с входом разрешения блока управления, вход-выход арбитража блока арбитра магистрали является одноименным .входом-выходом процессора, выход первого элемента НЕ соединен с вторымвходом третьего элемента И.1665381 Составитель Б.Резва Техред М,Моргентал М,Максимишин Редактор С.Пек орр НТ СС роизводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 каз 2393 Тираж 412ВНИИПИ Государственного комитета113035, Москва, Ж Подписноео изобретениям и открытиям5, Раушская наб 4/5