Многопроцессорная система

союз советснихСОаЕЛИСТИЧЕСНИХРЕОЪБЛИН 19) 06 Р 15 1 Ю 1 ЯГА".; - ; т" 1. ИСАНИЕ ИЗОБРЕТЕНИ ния в дым ого 2Смирно цель д содерж соров из цен ства 6 810, ТехническО, М ИНЗУМ,вка ЕР В 156921985,е 98 кл е(57) тель ентов ИЛИ, а перекл й памяти содержит д Уфера, два буфера а дшифратора адре ер, четыре элемент зова лени изоб тель в 1И,ГОСУДАРСТВЕННЫЙ НОМИТЕТпО изОБРетениям и ОтнРцтияпРи Гннт сссР ОРСНОМУ СВИДЕТЕЛЬСТ 21) 4406400/2422) 14,03,8846) 15, 1189, Б72) З,И,РайкеруА,Л,Астахов53) 681325(08856) Комплекс СМписание 1,320,Европейская з6 05 В 19/40 МНОГОНРОЦЕССОРЧАЯ СИСТЕМА Изобретение относится к вычислиой технике и может быть испольо в системах программного управ- различного назначения, Цель етения - повьппение производи- ости системы за счет обеспечеможности захвата обшей шины из процессоров только на врем машинного такта, Поставленная стигается тем, что в системе, щей арбитр 3 шины и М процескаждый из которых состоит рального процессорного устрой ПЗУ 7, локальной памяти 8, ой памяти 9, переключателя 1 О ой памяти, управляемого буфеины, узла 12 управления, арны содержит генератор, сдвиго истр, элементы И-НЕ, ИЛИ-НЕ м ючат ель о ва управб адре смой системн сист емн ра 11 ш битр ши вый рег иЯ эле системн ляемых шины, 1 К-тригИзобретение относится к вычислительной технике и может быть использовано в системах программного управления различного назначения,Цель изобретения - повышение производительности за счет обеспечениявозможности захвата общей шины каждымиз процессоров только на время одногомашинного такта. 10На фиг, 1 представлена блок-схемасистемы; на фиг, 2-4 - соответственноблок-схемы арбитра шины, переключателя системной памяти и узла управления,Система (фиг, 1) содержит Б процессоров 1, соединенных системнойдвунаправленной общей шиной 2, состоящей из адресной шины 2 шины 2данных и шины 2 управления, и арбитр3 шины, имеющей Н входов 4 запросовшины и Н выходов 5 разрешения захвата шины, Каждый процессор 1 содержитцентральное процессорное устройство б,соединенное с постоянной памятью 7,оперативную память, состоящую из локальной 8 и системной 9 памяти, переключатель 10 системной оперативнойпамяти, управляемый буфер 11 шины иузел 12 управления, Центральное процессорное устройство Ь соединено ЗОвнутренней двунаправленной общей шиной 13, состоящей из адресной шины13 шины 13 данных и шины 13 управления, с локальной памятью 8 ипервыми входами-выходами управляемогобуфера 11 шины,Арбитр 3 шины (Фиг, 2) содержитгенератор 14, элемент И-НЕ 15, сдвиговый регистр 16, И элементов ИЛИ 17,элемент И 18, элемент ИЛИ-НЕ 19,вход 20 начальной установки,Переключатель 10 системной оперативной памяти (фиг, 3) содержит управляемые буферы 211, 21 шины, буферы 22 и 22 адресной шины, дешифраторы 23и 23адреса, триггер 24 ичетыре элемента ИЛИ 25 -25, тактовыйвход 26, выход 27 первого элементаИЛИ, выход 28 четвертого элементаИЛИ, выход 29 второго элемента ИЛИ,выход 30 третьего элемента ИЛИ,Узел 12 управления (фиг, 4) содержит буфер 31 адресной шины, дешифратор 32 адреса и элемент И 33,Система работает следующим образом,Перед началом работы системы производят начальную установку сдвигового регистра 16 арбитра 3 шины сигналомНачальная установка" которыйформируется одним из процессоров 1,в линии. 20 управления начальной установкой при включении питания, Сигналлог, иО поступает на первый входэлемента ИЛИ-НЕ 19 арбитра 3 шины,на выходе которого, соединенном свходом разрешения загрузки сдвиговогорегистра 16, при любом значении сигнала на втором входе элемента ИЛИ-НЕ19 устанавливается значение лог,"1".При этом производится начальная установка сдвигового регистра 16, в результате чего на всех его выходах,кроме первого выхода (разряда), имеющего состояние лог, "0", устанавливается состояние лог, "1", Состояниевыходов сохраняется и после снятиясигнала "Начальная установка" до момента поступления на тактовый .входсдвигового регистра 16 сигналов отгенератора 14 прямоугольных импульсов, Сигналы на тактовом входе сдвигового регистра 16 могут запрещатьсясигналом лог, "0" на втором входеэлемента И-НЕ 15, поступающим с выхода элемента И 18 только при наличиина входах 4 запросов шины сигналов.запроса системной общей шины (лог,"0"),Система может Функционировать сследующих режимах: "Автономный","Внутренний обмен" и "Системный обилен",В режиме "Автономный" Функционирование каждого процессора 1 производится под управлением собственных,независимых от других процессоровпрограмм, хранящихся в собственнойпостоянной 7 и локальной оперативной8 памяти, Каждое центральное процессорное устройство 6 имеет доступтолько в соответствующую собственнуюпостоянную 7 и локальную оперативную8 память и не имеет доступа в собст-,венную системную оперативную память9, на системную общую шину 2 и в системную оперативную память другихпроцессоров, При отсутствии обращения по адресам системной памяти 9,выходы дешифраторов 32, 2:и 23адреса находятся в состоянии лог"1",На входах 4 запросов шины устанавливается лог. "1", что соответствуетотсутствию сигналов запроса системной общей шины 2, на первых входахвсех элементов ИЛИ 17, арбитра 3 ши -ны и всех элементов ИЛИ 25 переключа.теля 10 - лог, "1", на выходе этих.Э э 222 элементов лри любом логическом состоянии вторых входов - лог, "1", соответственно на выходах 5 разрешения захвата шины - лог, 1, на втором входе элемента И 33 узла 12 управле 5 ноя и, следовательно, на его выходе 34 - также лог, "1"При этом управляемые буферы 11, 21и 21 пины, каждый. из которых представляет собой несколько двунаправленных шинных формирователей с высокой нагрузочной способностью и тремя состояниями на выходе, находятся в Е-состоянии (третьем состоянии), так как их управляю щие входы (входы управления перево - дом выхода канала в Е-состояние), соединенные с соответствующими выходами 34, 27 и 28, имеют в данном режиме состояние лог, "1". Выходы 29 и 30 сигналов "Готовность" имеют состояние лог, "1", что соответствует готовности системной памяти 9 к обмену,25В режиме "Внутренний обмен" центральное процессорное устройство 6 выполняет по программе цикл обмена со своей системной памятью 9, При этом на адресной шине 13 внутренней об - щей шины 13 устанавливается на время одного машинного цикла адрес ячейки системной памяти 9, Адрес через буфер 22 адресной шины поступает на вход дешифратора 23 адреса, который дешифрует адрес и устанавливает на своем выходе нулевое значение, На 1-входе триггера 24 и на первых входах первого 25, и второго 252 элементов ИЛИ переключателя 10 устанавливается значение лог, "0", При единичном значении К-входа по отрицательному перепаду на С-входе триггер 24 устанавливает значение лог, "0" на своем прямом выходе и значение лог, "1"- на инверсном выходе, На выходе 27 первого элемента ИЛИ 25, переключателя 10 и, соответственно, на управляющем входе управляемого буфера 21 шины уст анавливается значение ло г,О, что вызывает подключение управляемого буфера 21 к собственной системной памяти 9, При этом выходы 29, 30 и 28 соответственно элементов ИЛИ 25, 25 з и 25 переключателя 10 находчтся в состоянии лог, "1", что соответствует их состоянию в режиме "Автономный", Управляемый буфер 11 шины находится в Е-состоянии, шина 13 отключе 28на эт шины 2, состояние входов 4 запросов шины и выходов 5 разрешения захвата ш.ны единичное и аналогично их состоянию в режие "Автономный", По окончании машинного цикла адрес системной оперативной памяти 9 снимается центральным процессорным устройством 6 с шины 13, и система находится в состоянии, соответствующем режиму "Автоноиьп" до нового машинного цикла обращения центрального процессорного устройства 6 к оперативной памяти 9.Режим "Системный обмен" характеризуется тем, что любой процессор 1 осущестнляет доступ как по чтению, так и по записи в системную память 9 другого процессора через шину 2, При этом на первый вход узла 12 управления 1.-го процессора 1, запрашивающего системную память 9 другого процессора, поступает адрес запрашиваемой ячейки системной памяти, Адрес через буфер 31 адресной шины поступает на вход дешифратора 32 адреса, который дешифрует адрес и устанавливает на своем выходе и на-м входе 4 запросов шины арбитра 3 пины нулевое значение (состояние запроса шины х-м процессором 1); Отсутствие сигнала "Начальная установка (лог, "1" на перво: входе) и лог, "0" на выходе элемента ИЛИ-НЕ 19 арбитра 3 шины разрешает загрузку сдвигового регистра 16 (при наличии тактовых импульсов на тактовом входе). На выходах сдвигового регистра 16 формируется поочередно, начиная с первого выхода (разряда), лог, "О" (" бегущий нуль), Нулевое значение последнего выхода (разряда) сдвигового регистра 16 приводит к его начальной установке (лог, "О на первом выходе (разряде аналогично действию сигнала "Начальная установка", и цикл бегущий нуль" повторяется, На вторых входах каждого элемента ИЛИ 17 арбитра 3 пины, соединенных с соответствую-, щими выходами сдвигового регистра 16 устанавливается при этом поочередно лог, лОл на время, равное периоду импульсов генератора 14, Таким образом, при совпадении лог, "01,на первом и втором входах одного (-го) иэ элементов ИЛИ 17 на его выходе и, следовательно, на 1-м выходе 5 разрешения зах .та шины устанавливается лог,0, Так как на первом и втором входах элемента И 33 узла 12 управления 1.-гопроцессора устанавливается значениелог. 0, то на его выходе - такжелог, 0, Сигнал лог, О, поступаяс выхода элемента И 33 на управляющийвход управляемого буфера 11 шины, выводит управляемый буфер из Е-состоя -ния и подключает шину 13 запросившегошину 1-го процессора к нине 2, Приэтом адрес ячейки памяти системнойпамяти 9, запрашиваемый данным процессором, устанавливается на адреснойшине 2 на время одного машинногоцикла, В процессоре 1, к системнойпамяти 9 которого ведется обращение,адрес ячейки памяти через второй буфер 22 адресной шины переключателя10 устанавливается на входе дешифратора 23 адреса, который дешифрируетадрес и устанавливает на своем выходе 20нулевое значение, На К - входе тригге, ра 24 и первых входах третьего 25и четвертого 25 элементов ИЛИ устанавливается значение лог, 0", Приединичном значении 1-входа по отрицательному перепаду на С-входе триггера 24 на его инверсном выходе устанавливается значение лог, "0"Присовпадении лог, "О" на первом и втором входах четвертого эЛемента ИЛИ25, соответствующем состоянию удов, ,летворения запроса шины арбитром 3,шины, на его выходе 28 - состояниелог. "0"Сигнал лог, "О", поступаяс выхода 28 на управляющий вход уп 35равляемого буфера 21 шины, выводитбуфер из Е-состояния и подключаетсистемную память 9 к ныне 2, Сигнал"Готовность" на выходе 30 третьегоэлемента ИЛИ 25 в этот момент имеет 40состояние лог, "1", что соответствуетготовности системной памяти 9 к обмену по шине 2,При возникновении во время удовлетворения арбитром 3 нины запроса 45-го процессора запроса этой же системной памяти со стороны шины 13 отсобственного центрального процессор -ного устройства 6 режим "Внутреннийобмен" не наступает до момента окончания режима "Системный обмен", Приэтом на выходе дешифратора 23 адреса, 1-входе триггера 24 и первых входах первого 251 и второго 25 элементов ИЛИ переключателя 10 того процессора 1, к системной памяти котороговедется обращение по системной шине,устанавливается состояние лог.10",что соответствует режиму хранения информации триггером 24 и его предыдущее состояние не изменяется, т,е,в данном режже сохраняется значениелог, "1" на прямом выходе триггера24 и, соответственно, на выходах 27и 30 первого 25, и третьего 25элементов ИЛИ (управляемьщ буфер 21 вЕ-состоянии и подтверждение готовности на шине 2). Выход 29 второго элемента ИЛИ 25 лри этом устанавливается в состояние лог, 0, что снимает сигнал "Готовность системнойпамяти 9 для обмена с собственнымцентральным процессорным устройством6 по шине 13, Процессор переходит врежим ожидания По завершении канального цикла обмена по нине 2 адрес данной системной памяти 9 с нее снимается, т,е, на выходе дешифратора 23адреса переключателя процессора, ксистемной памяти которого производилось обращение, устанавливаетсялог, "1", которая поступает на К-входтриггера 24 и первые входы третьего25 и четвертого 25 элементов ИЛИ,на выходах 30 и 28- элементов ИЛИ 25и 25 устанавливается лог, "1", чтопереводит управляемый буфер 21 шиныэтого процессора в Е-состояние и соответствует окончанию цикла обменапо шине 2 с данной системной памятью9, Сигнал запроса шины (лог,"0") снимается с входа 4 запросов шины арбитра 3 шины, на выходах всех элементовИЛИ 17 и, соответственно, всех входах элемента И 18 арбитра 3 шины -лог. "1" с выхода элемента И 18 навторой вход элемента И-НЕ 15 поступает сигнал лог, "1", разрешающий прохождение тактовых импульсов на тактовый вход сдвигового регистра 16 отгенератора 14 импульсов, При поступлении ближайшего тактового импульсана тактовый С-вход триггера 24 и на-,личии лог. "1" на 1-входе триггер24 перебрасывается в противоположноесостояние (лог, "0" на прямом входеи лог"1" - на инверсном), При наличии лог, "1" на 1-входе (отсутствие запроса по шине 13) по окончаниизапроса по К-входу (установлениелог. "1") триггер 24 переходит врежим поиска (переключение), а "бегущий нуль" на выходе сдвигового регистра 16 перемещается до моментаследующего совпадения с сигналом запроса шины на входах одного из элементов ИЛИ 17, 1522228 1 ОФормула изобретения Многопроцессорнач система, содержащая арбитр шжы и И процессоров,каждый из которых содержит централь 5 ное процессорное устройство, постоянную и оперативную память, состоящую из локальной и системной памяти, узел управления, переключатель системной памяти, управляемый буфер шины, причем в каждом процессоре центральное процессорное устройство подключено через внутреннюю общую шину, данные (адрес) управления к одноименным входам-выходам локальной памяти, первому входу-выходу переключателя системной памяти и первому входу-выходу управляемого буфера шины и через внутреннюю общую шину адреса - к 20 узлу управления, выход адреса и вход (данных) центрального процессорного устройства подключены соответственно к одноименным входу и выходу постоянной памяти, выход Запрос шины узла 25 управления-го (1= 1 Б) процессора подключен к одноименному 1.-му входу арбитра шины, -й выход разрешения захвата шины которого подключен к одноименному входу узла управления -го процессора, выход дешифрированного адреса которого в каждом из процессоров подключен к одноименному входу управляемого буфера, тактовый выход арбитра шины подключен к одноименным входам переключателей систем 35 ной оперативной памяти всех процессоров, вторые входы-выходы адреса (данных) управления управляемого буфера и переключателя системной оперативной памяти каждого из процессоров через системную шину адреса (данных) управления сОединены с одноименными вторыми входами-выходами управляющего буфера и переключателя системной оперативной памяти остальных процессоров, .ретий вход-выход адреса (данных) управления переключателя соединен с одноименным входом-выходом системной памяти, о т л и ч а ю щ а я с я тем,50 что, с целью повышения производительности за счет обеспечения возможности захвата общей шины каждым из процессоров только на время одного машинного такта, центральное процессорное устройство первого процессора через55 линию сброса внутренней шины управления соединено с одноименным входом арбитра шины, который содержит генератор, сдвиговый регистр, элементыИ - НЕ, ИЛИ-НЕ, И и 1 Ч элементов ИЛИ, причемвыход генератора является тактовымвыходом арбитра шины и соединен спервым входом элемента И-НЕ, второйвход которого соединен с выходом элемента И,-й (= 1 И 1) вход которо -го соединен с выходом -го элементаИЛИ и является- м выходом разрешения захвата шины арбитра, первыйвход д-го элемента ИЛИ является д-мвходом запроса шины арбитра, второйвход 1.-го элемента ИЛИ соединен с выходом -го разряда сдвигового регистра, выход первого разряда которогосоединен с первым входом элементаИЛИ-НЕ, выход которого соединен свходом начальной установки сдвигового регистра, второй вход элементаИЛИ-НЕ является входом начальной установки арбитра, выход элемента И-НЕподключен к входу сдвига сдвиговогорегистра, переключатель системнойпамяти содержит два управляемых буфера, два буфера адресной шины, двадешифратора адреса, 1 К-триггер, четыре элемента ИЛИ, причем первыевходы-выходы адреса (данных) управле -ния первого управляемого буфера являются одноименными пер.в .ь,ми входами -выходами переключателя, вторые входывыходы адреса (данных) управленияпервого управляемого буфера соединены с одноименными первыми входами-выходами второго управляемого буфера иявляются третьими входами-выходамиадреса (данных) управления переключа -теля, вторые входы-выходы адреса(данных) управления второго управляемого буфера являются вторыми одноименными входами-выходами переключателя, первый адресный вход-выходпервого управляемого буфера соединенс одноименным входом первого буфераадресной шины, выход которого соединен с входом адреса первого дешифра,тора адреса, выход которого соединенс первыми входами первого и второгоэлементов ИЛИ и 1-входом 1 К-триггера, прямой выход которого соединен свторыми входами первого и третьегоэлементов ИЛИ, инверсный выход.1 Ктриггера соединен с вторыми входамивторого и четвертого элементов ИЛИ,пс.алые входы третьего и четвертогоэлементов ИЛИ соединены с К-входом1 К-триггера и выходом второго дешифратора, вход которого соединен с ад 1522228 12ресным выходом второго буфера адресной вины, вход которого подключен квторому входу-выходу адреса второго управляемого буфера, вход разрешения5 которого подключен к выходу четвер - того элемента ИЛИ, выход первого элемента ИЛИ подключен к входу разрешения первого управляемого буфера, выход второго элемента ИЛИ подключенк первому входу-выходу управленияпервого управляемого буфера, выходтретьего элемента ИЛИ подключен квторому входу-выходу управления второго управляемого буфера, С-вход1 К-триггера является тактовым входомпереключателя,роизводственно-издательский комбинат "Патент" г. Ужгород, ул. Гагарина,аказ 6965 /4 НИИПИ Госуда твенно 11303 ираж 663комитета поМосква, Жобре т и Раушская Подписное и открытиям при ГКНТ СССРаб., д. 4/5