Многопроцессорная система

ОКЭЗ СОВГ ТСКИХ ОЦИАЛИСТИЧЕСКИ ЕСПУБЛИК 06 Г 15/(5 ЕТЕ И АВТОРСКОМ ческий институт им, рьской социалистичаренко, С,А.ГавриВ,И. Савченко,ов и В,В.Ткаченкоательно-параллельР, 1985; с.50.- 16491, кл. 6 06 Р 6 ИЛИ 5.1,.,5 соответств 6.1,6,Й и с "единицу" со ров 4,14."единицу" идинены с вывых элементсоответству8,1;,8.Й. В8.1,.,8,Й сония соотве 9,19 Й. Информа раторов 9,1,9.Й со ходами соответству 4.14,Й, Инверсн герав 4.1,4.Й сое (требования переда ны первый и второй ИЛИ 7,1, соответстГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(56) Валяк Е, Последоные вычисления. М.;МПатент Японии 58 Изобретение относится к вычислительной технике, в частности к быстродействующим многопроцессорным системам.Целью изобретения является повышение производительности многопроцессорной вычислительной системы.Многопроцессорная система, представленная на чертеже, содержит процессорные блоки 1.1;1.Й, входы/выходы данных, адреса и управления которых через общую шину 2 соединены между собой и с одно-имейными входами/выходами системной памяти 3. Первые выходы процессорных блоков 1.1,1.Й соединены с первыми входами установки в "ноль" соответствующих первых триггеров 4,1,4.Й, вторые входы установки в "ноль" первых триггеров 4.14,Й соединены с выходамисоответствующих вторых элементов ИЛИ 5.15.Й, Вторые входы вторых элементов ИЛИ 5,15.Й соединены с выходами соответствующих триггеров 6,1,.;.,6.Й и с входами со-. ответствующих процессорных блоков(54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике, в частности к быстродействующим многопроцессорным системам, Целью изобретения является повышение производительности многопроцессорной вычислительной системы, Поставленная цель достигается тем, что система содержит Й процессорных блоков, Й блоков приоритета, каждый из которых содержит два элемента ИЛИ, два триггера, элемент задержки и дешифратор, системную память, 1 ил. 1,1,1.Й. Вторые выходы процессорных блоков 1.1,1.Й соединены с первыми входами соответствующих вторых элементов.Й, с входами синхронизации ующих вторых триггеров о вторыми входами установки в ответствующих первых тригге- Й. Первые входы установки в ервых триггеров 4,14,Й соеходами соответствующих перов ИЛИ 7.17,Й и с входами ющих элементов задержки ыходы элементов задержки единены со входами разрешетствующих решифраторов ционные входы дешифединены с прямыми выющих первых триггеров е выходы первых тригдинены с линией ТПД чи), с которой соединевходы первого элемента вующего первому про 1798797цессорному блоку 1.1, и первых элементов ИЛИ 7,2, 7.И, соответствующих процессорным блокам 1,2,1,К, соединены со вторымивыходами дешифраторов 9,1,.,9 (й), соответствующих предыдущим процессорным блокам 1,1,1 (М), Первые выходы дешифраторов 9.1.9.М соединены с.,информационными входами соответствующих вторых, триггеров 6.16,й. Элементы 4,К,5.К, 6.К,7,К, 8.К,9.К представ ляют собой К-.й блок приоритета,Процессорные блоки 1.11.К могут быть построены на базе серийно выпускаемых однокристальнйх микропроцессоров К 1801 В М 1 К 180 В М 2 К 580 В М 80 15 К 1910 ВМ 86 и др. В качестве управляющих входных и выходных сигналов можно использовать соответствующие сигналы Этих микропроцессоров. В состав общей шины 2 входят проводники, обеспечивающие пере дачу между устройствами адреса, данных и управляющих сигналов, Количество и .назначение указанных проводников определяется выбранным процессором. Например. для процессора микроЭВМ "Электроника" число и назначение указанных проводников определяется в соответствии с ОСТ 11,305,903 - 80. Для построения системной памяти 3 мбгут быть использованы микросхемы типа К 565 РУЗ, 30 К 5665 РУ 6,а также. К 537 РУ 10, К 573 РФЗ, К 537 РФ 5 и др. Триггеры 4.1,.,4.К могут быть реализованы на стандартных микросхемах серий К 555, К 531 и др, В качестве остальных элементов могут быть использованы.стандартные микросхемы серий К 555, К 531, например К 555 ЛАН, К 555 ТМ 2, К 531 ИД 14, К 555 ЛЛ 1 и др.При возникновении требования передачи и захвата общей шины процессорными 40 блоками система работает следующим образом. "Дейзи-цепочкэ" Запрет ПОД задает приоритет процессорных блоков: процес-, сорный блок 1,1 имеет вь 1 сший приоритет, процессорный блок 1 Л - низший, При от- .45 сутствии требований передачи и захвата общей шины (ТПД 1 = О), первые триггеры 4.14,4 установлены в "ноль", и на линии ТПД устанавливается высокий уровень, При этом на управляющих входах (Ч) дешифра торов 9.1.9.И высокий уровень, на информационных входах вторых триггеров 6.16,М высокий уровень, на тактирующих входах этих триггеров высокий уровень (так как общая шина не занята - сигнал СИА 1 55 имеет высокий уровень) и на выходах вторых триггеров 6,1.,6,8 устанавливается высокий уровень, т,е. сигналы ППД (предоставление передачи) отсутствует, При появлении сигналов требования передачи (ТПД 1= 1) первые триггеры соответствующих процессорных блоков устанавливаются в "единицу" так как на всех входах этих триггеров - высокий уровень, На линии ТПД появляется низкий уровень, В дальнейшем, для удобства, рассмотрим работу системы при наличии сигналов требования передачи захвата общей шины от двух первых процессорных блоков, хотя многопроцессорная система работает аналогичным образом при наличии сигналов требования передачи и захвата общей шины и от других процессорных блоков. Сигнал низкого уровня с линии ТПД проходит элементы 7.1 и 8,1 и открывает дешифратор 9.1. При этом на выходе второго триггера 6.1 установится сигнал ППД 1 (низкий уровень), разрешающий выход процессорного блока 1.1 на общую шину 2, Получив сигнал ППД 1, процессорный блок 1.1 выполняет цикл ввода вывода по общей шине 2 (устанавливается сигнал СИА 1 низким). Сигнал СИЛ 1 запрещает запись во второй триггер 6.1 и устанавливает в "ноль" первый триггер 4,1, так как вследствие того, что на обоих входах второго элемента ИЛИ 5.1 низкий уровень, с выхода его попадает нэ второй вход установки в "ноль" триггера 4,1, Нэ линии запрет ПД между процессорнь 1 ми блоками 1,1 и 1,2 появится при этом низкий уровень, который через элементы 7,2 и 8,2 откроет дешифратор 9,2. При этом на информационном входе второго триггера 6.2 установится низкий уровень. Но сигнал ППД 2 на входе процессорного блока 1.2 не появится, так как низкий уровень нэ тактирующем входе второго триггера 6,2 (СИА 1) запрещает запись в него, По окончании обмена процессорный блок 1,1 сбрасывает сигналы ТПД 1, СИА 1, На выходе второго триггера 6,1 сбрасывается, а на выходе второго триггера 6,2 устанавливается сигнал ППД.Элементы задержки 8.1,8,М служат для задержки сигналов, открывающих дешифраторы 9,19,М на время, достаточное для переключения первых триггеров 4,1,4,Й, Необходимость такой задержки обусловлена следующим. Допустим, сигналом ТПД 2 триггер 4,2 установился в "единицу" и на линии ТПД установился низкий уровень, Допустим, что прежде чем сигнал низкого уровня с линии ТПД прошел на выход первого элемента ИЛИ 7,1 и попал на вход установки в "единицу" первого триггера 4,1, появился сигнал ТПД 1 и началось переключение первого триггера 4.1 в "единицу", Тогда при отсутствии элемента задержки дешифратор 9.1 может открыться до окончания переключения три гера 4.1 и низкий уровень с прямого выход тригера 4,1появится на линии Запрет ПД, позволяя выработку сигнала ПГД 2. Когда же триггер 4.1 закончит переключение в "единицу", выработается сигнал ППД 1. Таким образом, появляется возможность одновременной передачи по общей шине двумя (а в общем случае и бол ьш е) процессор н ыми блоками, Эта ситуация исключается при наличии элементов задержки 8.18,1 ч. Следует добавить, что при наличии нескольких сигналов ТПД 1 разрешение передачи по общей шине ППД 1 будет предоставляться последовательность, в соответствии с приоритетами процессорных блоков 4.14.й (блоки с большим номером имеют меньший приоритет, Если же в то время, когда доступ к общей шине осуществляет 1,М процессорный блок и установлен сигнал требования передачи и захвата общей шины, допустим, от 1.(М+5) процессорного блока(т.е. триггер 4.(М+5) установлен в "единицу"), сигналы требования передачи и захвата общей шины выставят, допустим, 1,1, 1.(М-З), 1.(М+3) и 1,(М+7) процессорные блоки (М3; М+ 7 :М), то разрешение передачи по общей шине процессорные блоки получат в такой последовательности; 1.(М+3), 1.(М+5), 1.(М+7), 1.(М-З). Это обусловлено наличиемсвязей между выходами первых элементов ИЛИ 7.17.Й и первыми входами установки в "единицу" соответствующих первых триггеров 4.14.М. Эти связи не позволяют устанавливаться первым триггерам в "единицу" при наличии низкого уровня на л.инии ТПД.Обоснование технико-зкономической эффективности.В предлагаемой вычислительной системе уменьшается среднее время ожидания процессорными блоками доступа к общей шине, что увеличивает производительность вычислительной системы по сравнению с прототипом. Если в многопроцессорной системе, выбранной в качестве прототипа, количество процессорных блоков превышает . отношение времени вычисления каждым процессорным блоком ко времени обмена информацией, то часть процессорных блоков, имеющих малые приоритеты, вообще не смогут получить предоставление доступа к общей шине, а для остальных среднее время ожидания доступа к общей шине будет возрастать к общей шине обеспечивается при любом количестве процессорных блоков, независимо от соотношения времени вычисления и времени обмена. Например, в системе числового управления СИС каждый процессор осуществляет расчет величин для управления приводами в такте управления, длительность которого состав 5 цией при этом для каждого процессблока может достигать 5:1, Прототип случае может иметь не более пяти и сорных блоков, так как при большем процессорных блоков доступ к обще будет затруднен. В предлагаемой с можно испольэовать большее коли процессорных блоков, что позволит о чить управление большим числом пр т,е, повысить производительность си 15. Формула изобретения 10 2025 30354050 ляет 2 - 8 мс. Кроме того, в каждом такте осуществляется обмен информацией между компонентами систем.Отношение времени вычисления ко времени обмена информаорного в этом р.оцесчислей шине истеме чество беспеиводов, стемы,Многопроцессорная система, содержащая системную память, М процессорных блоков, М блоков приоритета, каждый иэ которых содержит два элемента ИЛИ и два триггера, причем входы-выходы данных адреса и управления всех процессорных блоков через общую шину соединены между собой и с одноименными входами-выходами системной памяти, выходы требованияпередачи и захвата общей шины К-го (К = 1, 1 ч) процессорного блока соединены соответственно с одноименными входами К-го блока поиоритета, выход разрешения передачи которого соединен с одноименным входом К-го процессооного блока, в К-м блоке приоритета вход требования передачи соединен с первылф входом установки в "0" первого триггера, инверсный выход которого соединен с входом-выходом требованияпередачи блока приоритета, с первым входом первого элемента ИЛИ, выход которого соединен с первым входом установки в "1" первого триггера, вход захвата общей шины соединен с вторым входом установки в "1"первого триггера, первым входом второго элемента ИЛИ и входом синхронизации второго триггера, прялгюй выход котооого соединен с выходом разрешения передачи блока приоритета и вторым входом второгоэлемента ИЛИ, выход которого соединен с вторым входом установки в "0" первого триггера, о т л и ч а ю щ а я с я тем, что, с целью повышения производительности системы путем обеспечения возможности изменения приоритета процессорных блоков,в каждый блок приоритета введены элемент задержки и дешифратор, причем в К-м блоке приоритета выход первого элемента И соединен с входом задержки, выход которойсоединен с входом разрешения дешифратора, первый выход которого соединен с информационным входом второго триггера, прямой выход первого триггера:оединен с информационным входом дешифратора, второй выход которого соединен с выходом1798797 Составитель В,Шутинтор Н.Коляда Техред М,Моргентал Корректор А.Мотыл Заказ 773 . Тираж Подписн ВНИИПИ Государственного комитета по изобретениям и откр 113035, Москва, Ж, Раушская наб., 4/5при ГКНТ СССР ул, Гагарина, 10 Производственно-издательский комбинат "Патент", г запрета передачи блока, вход запуска передачи блока соединен с вторым входом первого элемента ИЛИ, выход запрета передачи К-го блока соединен с входом запрета передачи (К+1)-го блока, вход-выход требования передачи К-го блока приоритета соединен через общую щину с одноименным входом-выходом (К+1)-Го блока приори" тета, в первом блоке приоритета первый вход первого элемента ИЛИ соединен с вто рым входом того же элемента ИЛИ,