Многопроцессорная вычислительная система

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК ЯО 1569843 А1)5 С 06 Р 15/16 ИСАНИЕ ИЗОБРЕТЕНИ овано при построении многопроцессорых вычислительных систем. Цель изсбетения - увеличение производительости и надежности системы эа счетбеспечения возможности бесконликтой Аиксации номера процессора, захатившего разделяемый ресурс, Цельостигается тем, что система содерурин197 процесса чстрой жл ство 15/1 Авторское свидетеР 1277129, кл, С 06 и шины, у ов 6 сост сор имеет ыход 8 да 9 и режим д 11 разр бло) МНОГОПРОЦЕССОРНАЯ СИСТЕМА 1 ЧИСЛИТЕЛЬ ных, выходы а записи 10, шения и выхо Ф-лы, 2 ил,вход-в чтения же вхо товнос так 12 го ти. 2 з,п ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГННТ СССР А ВТОРСНОМУ СВИДЕТЕЛЬСТ(57) Изобретение относится к вычисл тельной технике и может быть исполь ов 1, блоки 2 общей гва 3 ввода, арбитр стройства 5 вывода и ояния. Причем каждый выход 7 адреса,Изобретение относится к вычислительной технике и может быть использовано при построении многопроцессорных вычислительных систем.1;ель изобретения - увеличение про 15иэводительности и надежности системыэа счет обеспечения возможности бесконФликтной Фиксации номера процессора, захватившего разделяемый ресурс.На Фиг. 1 показана структурнаясхема многопроцессорной вычислительной системы; на Фиг2 - Функциональная схема блока состояния,Система содержит (Фиг, 1) И процессоров 1, блоки 2 общей памяти,устройство 3 ввода, арбитр 4 общейшины, устройство 5 вывода, И блоков6 состояния, причем каждый процессор1 имеет выход 7 адреса, вход-выход8 данных, выход 9 режима чтения, выход 10 режима записи, вход 11 разрешения и выход 12 готовности.БЛок 6 состояния (Фиг. 2) содержит устройство 13 управления, два 25блока 14 и 15 памяти, коммутатор 16.Блок 6 состояния имеет вход-выход17 данных, вход 18 адреса, выход 19готовности, входы чтения 20, записи.".1 и разрешения 22,Устройство 13 управления содержитблок 23 памяти, регистр 24, генератор 25 импульсов, сумматор 26 по модулю два, элемент И-НЕ 27,Устройство 13 управления имеет выходы готовности 28, разрешения 29,признака разрешения связи 30, признака записи связи 31, кода связи 32,признака разрешения захвата 33. признака записи захвата 34, кода захвата35, вход 36 блокировки записи захвата, адресный вход 37, вход-выход 38данных, входы признаков разрешения39, записи 40 и чтения 41.Система работает следующим образом.Любой иэ процессоров 1 при необходимости работы с каким-либо устройством на общей пппе запрашивает по индивидуальной линии арбитр 4 общей0 шины, Арбитр 4 общей шины разрешает процессору 1 занять общую шину системы, Заняв общую шину, процессор 1 инициирует операцию записи или считывания и ждет ответ от устройства 3н 55 или 5 ввода-вывода или блока 2 общеи памяти. Каждое устройство 3 или 5 или блок 2 дешифрирует старшую часть ад-. реса выставленного на общую шину процессором 1, и в случае совпаденияснимает сигнал готовности, т.еустанавливает на линии готовности общейшины уровень логического нуля. Затемпринимает или выдает данные на общуюшипу и снова выдает сигнал готовности уровнем логической единицы. Такойспособ Формирования сигнала готовности в отличие от традиционного, гдесигнал готовности выдается уровнемлогического нуля, становится необходимым, когда в системе предусмотрены операции общей записи или чтения - обращение одновременно к нескольким устройствам на общей шине,В этом случае сигнал готовности установится тогда, когда его установитпоследнее устройство 3 или 5 блок 2иэ числа тех, к кому было адресованосообщение,При захвате очередного программного ресурса (например, процесса управления очередью заданий и т.д,) процессор 1 выполняет операцию общегочтения вектора захватов, отвечающегоэа данный процесс.А так как каждый блок 6 выдаетодин бит инФормации, на общей шинесистемы Формируется вектор захватов,После того как процессор 1 прочиталвектор захватов, он анализирует егона нуль, т.е, на отсутствие захватов,и, если он не нулевой - присутствует1хотя бы один захват приступает к работе с процессором 1. При этом вектор захватов становится равным нулю,Допустим, что еще одному процессору 1 потребовался данный процесс.Он выполняет ту же операцию, но, таккак вектор равен нулю, ожидает освобождения захвата либо устанавливает связь с первым, читая вектор связей, смежный вектору захватов, гдесогласно алгоритму, по номеру разряда, равному номеру( = 1,И)процессора 1, захватившего процесс,установлен бит равный единице. Освобождение процесса процессор 1 выполняет посредством записи-захвата в свойблок 6. Операции индивидуального чтения захвата и связи и записи связи используются в аварийном режиме, в режиме отладки и тестирования.Блок 6 состояния работает следующим образом. С общей шины блок 6 принимает адресное словоМладшая частьадреса поступает в блоки 14 и 15памяти для выбора . чски семафора.ция с исключением отказавшего процессора из списков доступных процесса"ров. В предлагаемой системе ацределе 5ние номера отказавшего процессоралегко выполнить по вектору кодовсвязи. Отказ любого блока состоянияне приводит к отказу всей системысинхронизации. Отказавший блок про 10 граммно легко маскируется каждым процессом системы с помощью выполненияоперации "И" между принятым векторомсемафоров и вектором маски. В этомслучае, процессор, к которому при 15 креплен отказавший блок состояния,либо исключается из списков действую.щих, либо переходит в разряд пассивных устройств,Для того, чтобы зафиксироватьЮ возможный отказ блока 6, процессорудостаточно после захвата прочитатьвектор кодов связи и повторно прочитать вектор кодов захвата, При этоь.вектор кодов захвата должен быть ра 25 вен нулю, а вектор кодов связи долженсодержать код связи (бит равный единице) только в разряде собственногоблока состояния. Все остальные ситуации считаются некорректными и треб: -30 ют от процессоров системы действийпо их устранению,В результате того, что каждый блоксостояния выдает состояния семафоровна свой разряд магистрали данных,35максимальное количество блоков 6, аследовательно, и активных процессоров в системе, может быть не большчисла разрядов магистрали данньг;.Такое ограничение можно считать несущественным, если учесть, что всистемах с общей шиной максимальноечисло абонентов ограничено нагрузочной способностью линий связи и эффективностью использования общей шины,45Поэтому при 32-разрядной магистралиданных максимальное значение М, равное 32-м, можно считать вполне достаточным. 5 Оформула изобретения 1. Многопроцессорная вычислител.- ная система, содержащая И процессоров, блоки общей памяти, устройства ввода, арбитр общей шины, устройства вывода и блок состояния, причем выходы адреса и входы-выходы данных процессоров соответственно подключсны к входам адреса и входаи-выход и 5 156984314-й и 15-й разряды адреса поступаютна сумматор 26 по модулю два в устройстве 13 управления. Блок 26 вслучае равенства поступившего кодаи эталонного выдает сигнал на бло;"23 памяти, который совместно с регистром 24 представляет синхронныйавтомат. После поступления сигналас блока 26 в зависимости от остальных сигналов на разрядах адреса блока 23 памяти автомат переходит к выполнению одной из операций. 13-й разряд адреса и сигналы иа входах 20 и21 чтения и записи указывают какойтип операции необходимо выполнить,12-й разряд отвечает за выбор блока14 или 15 памяти. Присутствие сигнала на входе 22 разрешения указываетна то, что операцию выполняет тотиз процессоров 1, к которому относится блок 6. Выполняя операцию "Чтениеобщее" автомат учитывает состояниевхода, на который поступает сигналс выхода элемента И-НЕ 27. При выполнении данного действия, если наразрядах данных общей шины установится нуль, запись кода связи непроизойдет. Выполняя операцию "Запись индивидуальная" автомат учитывает состояние своего входа, на который поступает сигнал с выхода второго блока 15 памяти. В случае отсу-,ствия бита свидетеля запись захвата блокируется, а содержимое ячейки захвата сохраняется. Таким образом предотвращается случайная запись в ячейку первого блока 14 памяти. Часть сигналов с выхода регистра24 чоступает в качестве обратнойсвязи на адресные входы блока 23 памяти, другая часть поступает на блоки памяти 15 и 14 в качестве управляющих сигналов, Информация с выходовпервого и второго блоков 14 и 15 памяти поступает через коммутатор 16на 1-й разряд данных общей шины, Управление коммутацией осуществляется12-м разрядом адреса, а разрешение.:оммутации осуществляется сигналом,поступающим с выхода блока 23 памятина вход разрешения коммутатора 16,при выдаче сигнала разрешения сумматором 26 по модулю два и присутствии сигнала "чтение" на входе чтения20 блока 6.При отказе процессора, захватившего процесс, в надежной системедо;тына быть произведена реконфигу 2 а 1569843данных блоков общей"памяти и устройств ввода и вывода, вход разрешения и выход готовности каждого процессора подключен к соответствующим входу5 разрешения и входу готовности арбитра общей шины, о т л и ч а ю щ а я - с я тем, что, с целью повышения производительности и надежности системы эа счет обеспечения возможности бесконфликтной фиксации номера процессора, захватившего разделяемый ресурс, система содержит дополнительно Б - 1 блоков состояния, причем входы-выходы цанных и входы адреса всех блоков состояния соответственно подключены к входам-выходам данных и выходам адреса процессоров, входы чтения записи и разрешения х-го з. = 1 И ) блока состояния подключе 9 20 ны соответственно к выходам режима чтения, режима записи и входу разрешения -го процессора, выход готовности -го блока состояния подкгдочен х выходу готовности -го процессора. 252, Система по п. 1, о т л и ч а ющ а я с я тем, что блок состояния содержит устройство управления, два пока памяти и коммутатор, причем выод коммутатора подключен к входу-вы ходу младшего разряда данных блока состояния, входы разрядов адреса блоков памяти подключены к соответствующим входам разрядов младшей группы адреса блока состояния, входы разрядов старшей группы адреса блока состояния подключены к соответствующим входам разрядов адреса устройства управления, выход готовности которого является выходом готовности блока состояния, выход разрешения устройства управления подключен к управляющему входу коммутатора, адресный вход которого подключен к входу стар" шего разряда адреса блока состояния, выход кода признака захвата и выход кода признака связи устройства управления подключены к входам данных соответственно первого и второго блоков памяти, выходы признаков записи и разрешения захвата и связи устройства управления подключены к входам записи и разрешения соответственно перво-. го и второго блоков памяти, инфсрмационные выходы которых подключены к соответствующим информационным входам коммутатора, информационный выход второго блока памяти подключенк входу блокировки записи захвата устройства управления, входы признаковчтения, записи и разрешения которогоявляются соответственно входами чтения, записи и разрешения блока состояния, вход-выход данных устройствауправления является вход-выходом данных блока состояния.3. Система по пп. 1 и 2, о т л ич а ю щ а я с я тем, что устройствоуправления содержит блок памяти, регистр, генератор импульсов, сумматорпо модулю два и элемент И - НЕ, причем выход генератора импульсов подключен к синхровходу регистра, старшие разряды входа которого подключены к соответствующим старшим разрядам входа адреса блока памяти, двастарших разряда информационного выхода которого являются соответственно выходами готовности и разрешенияустройства управления, остальные разряды информационного выхода блокапамяти подключены к разрядам информационного входа регистра, шесть младших разрядов выхода которого, начиная с младшего, являются соответственно выходами признака разрешения связи, признака записи связи, кода связи, признака разрешения захвата, признака записи .захвата, кода захватаустройства управления, девять младших разрядов входа адреса блока памяти, начиная с младшего, подключенысоответственно к входу блокировки записи захвата устройства управления,выходу сумматора по модупо два, младшему разряду старшей группы, старшемуразряду младшей группы адресного входа устройства управления, выходу элемента И - НЕ, младшему разряду входавыхода данных устройства управления,входам признаков разрешения, записии чтения устройства управления, входы элемента И - НЕ подключены к соответствующим разрядам входа-выходаданных устройства управления, двастарших разряда адресного вхоца устройства управления подключены к соответствующим входам сумматора помодулю два,1569843Составитель С.Аверьяноваактор Л.Зайцева Техред М.Ходанич Корректор Л.Латай Заказ 1451 Тирах 571 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС1 13035, Иосква, Ж, Раушская наб д. 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина,