Патенты с меткой «оперативной»

Номер патента: 957279

Опубликовано: 07.09.1982

Авторы: Лучин, Самсонов

МПК: G11C 29/00

Метки: оперативной, памяти

...адресами выбранных ячеек контролируемого ОЗУ,По окончании процесса занесения информации из блока 2 (фиг 1) в вышеперечисленные блоки устройства,. блок 1 (фиг. 1и 3) вырабатывает команду, по которой блок9 (фиг. 1 и 2) формирует сигналы приращений кодов, увеличивающие или уменьшающие содержимое счетчиков 3 - б (фиг. 1)в моменты прихода тактовых импульсов отблока 1 (фиг. 3), а также сигналы для мультиплексора 10 (фиг. 1), посредством которыхпоследний осуществляет подачу сигналов свыходов разрядов счетчиков 3 - 6 к узлу14 для включения объекта контроля и дляформирователя 13 (фиг. 1), по которым последний изменяет информацию, поступающуюна входы узла 14 и дискриминатора 11(фиг. 1).Работа блока 9 (фиг. 2) происходит следующим образом.В...

Номер патента: 960960

Опубликовано: 23.09.1982

Авторы: Бецков, Бороденко, Выпирайло, Пономаренко, Пшеничный, Стеценко, Черныш

МПК: G11C 29/00

Метки: блоков, многоканальное, оперативной, памяти

...выходах схем 11 и 12сравнения сигнал появляется при несовпадении записываемой и считаннойинформации относительно столбца (одного адреса) блоков 7 и 8, а на втоТехнико-экономическое преимущество предложенного устройства заключается в его более высокой, по сравнению с известным, надежности, а также в возможности одновременного контроля нескольких блоков оперативной памяти1 формула изобретения рых выходах - сигнал появляется при несовпадении записываемой и считанной информации относительно соответствующего цикла контроля.Сигналы с первых выходов схем 11 и 12 сравнения поступают на вторые 5 входы коммутаторов 15 и 16, с выхода которых в накопитель 36 передается адрес (номер столбца) блоков 7 и 8Сигналы со вторых выходов схем 11 и 12...

Номер патента: 970351

Опубликовано: 30.10.1982

Авторы: Горбатюк, Исраелян, Копеин, Лапин, Пиголкин

МПК: G06F 3/00

Метки: оперативной, программами, связи, управляющими

...блока 7 согласования входят усилители-приемники (УГ 1 М) 61 - 69, входы которых соединены с выходами блока 6 и ОЗУ 4, а выходы соединены с магистральными шинами канала прямого управления.Работа устройства оперативной связи с управляющей программой начинается с заполнения накопителя 41 управляющей информацией, Для этого оператор на переключателе .адреса (ПА) устанавливает нужный адрес, на тумблерах ШИр набирает нужную информацию и нажимает кнопку запись.Адрес, набранный на ПА, через элементы 22, 26 и 30 коммутатора 3 (при отсутствии запрещающих сигналов с элементов 47 и 48 блока 6) поступает на первый вход элемента 37 ОЗУ 4, а с его выхода - на адресный вход накопителя 41, а также на информационные входы дешифратора 61 блока...

Номер патента: 974410

Опубликовано: 15.11.1982

Авторы: Поваляев, Хуринов

МПК: G11C 29/00, G11C 7/24

Метки: блоков, воспроизведения, записи, информации, коррекцией, оперативной, ошибки, памяти

...различным путем. Обору дование генератора, задействованное для генерации битов 50, 51, 52, 53, 54, 5, 56, 57 при прямой подаче информации и кода Хэмминга на вход генератора, генерирует соответственно биты 54, 55, 56 57, 50, 51 52, 53.при подаче той же информации и кода Хэмминга с кольцевым сдвигом.Результаты обеих генераций должны совпадать, если соответствуюшее оборудование функционирует правильно.Сравнение результата генераций осуществляется в блоке сравнения синдромов 13. Скорректированная информация, записанная в регистр 19, поступает иа первый вход контрольной схемы сравнения 16. На третий вход через селектор 15 поступает скорректированный побайтный паритет сообщения. На второй вход через второй элемент И 10 из регистра 1...

Номер патента: 977207

Опубликовано: 30.11.1982

Автор: Сургаков

МПК: B41L 21/00

Метки: множительной, оперативной, печатное, полиграфии

...звеньев 5, 6 и 9 многозвенника, и винтовую пару 10 для регулировки положенйя многозвенника. На валу 2 (фиг. 2) установлен цилиндр 11 с вакуумными присосами 12.Механизм подачи запечатываемого листа (1 фиг, 1) кроме приводного вала 2 содержит двуплечий рычаг 13, связанный с одной стороны с зубчатым колесом 4 посредством шатуна 14, а с другой - с листопода юшими фрикционными роликами 15, зубчатый сектор 16, находящийся в зацеплении с шестерней 17, укрепленной на валу 18 листоподаюших секторов 19, и кулачок 20, взаимодействуюший с зубчатым сектором 16,Устройство работает следующим образом.При повороте формного цилиндра 1 поворачивается зубчатое колесо 3 и, соответственно, находяшиеся с ней в зацеплении паразитные шестерни 7 и 8 и...

Номер патента: 980166

Опубликовано: 07.12.1982

Авторы: Вариес, Култыгин

МПК: G11C 29/00

Метки: оперативной, памяти

.... счетчика 9 подсчитывают заполнение 2 разрядов счетчика 9. Триггер 10 сигналом с инверсного выхода блокирует Формирование счетной "единицы". в счетчик строк Формирователя 1, а сигналом с прямого выхода разрешает Формирование счетной "единицы" (по ВИ 1) в счетчик столбцов формирова" теля 1. Контролируемый адрес сохраняется в Формирователе 1 в течениевремени между сигналами ВИЗ и ВИ 1,а обращение к накопителю осуществляется между сигналами ВИ 1 и ВИЗ, что5исключает обращение к контролируемой ячейке памяти. При полном переборе адресов столбцов ячеек памятипроисходит заполнение Г разрядовсчетчика 9, что приводит к формированию сигнала на втором выходе де 10 шифратора 11, действие которого описано выше. В период...

Номер патента: 985830

Опубликовано: 30.12.1982

Авторы: Цуканов, Энтин

МПК: G11C 29/00

Метки: оперативной, памяти

...информационных разрядов 18 коммутаторе 9. Блок 8 формирует контрольный код четности, который В пря" один из контрольных разрядов 17коммутатора 9,Далее работу устройства удобно рассматривать В двух режимах,ПВРВый режим,.Если в коде Входной информации количество нулей не превышает полови ны дЛины слова, то дешифратор 7 вы" дает по инверсному выходу управляю" щий сигнал на другие Входы коммутатора 9, который пропускает Входную и контрольную информации в прямом коде через выходы 26 в оперативную па" мять 21,. где она записывается в прямом коде, Кроме того, по выходам 26 в оперативную память 21 поступает.еди"5 985ничная информация с инверсного выходадешифратора 7.При считывании информации из опе"ративной памяти 21 поступает на регистр 1,...

Номер патента: 991516

Опубликовано: 23.01.1983

Авторы: Гаврилов, Ленский, Товба

МПК: G11C 29/00

Метки: оперативной, памяти, полупроводниковой

...столбца, то к ячейкам строки блок 1 разрешает передачу на входы сумматоров 11 и 12 кода сосчетчика 2 или через элементы И 9 или через элементы И 10.При Формировании третьего и чет-. вертого тестов передача кода через элементы И 10. запрещается, При обращении к тестируемой ячейке блок 1 запрещает. передачу кода,со счетчика 2 через элементы И 9 и 10 на входы сумматоров 11 и.12, устанавливая на этих входах код, состоящий из всех нулей. На адресные выходы устройства при этом передается код со счетчика 6. Для инвертирования кода адреса тестируемой ячейки блок 1 устанавливает на выходах элементов И 9,и 10 код, Состоящий из всех единиц, обеспечивая передачу на адресные выходы устройства инверсного кода состояниясчетчика 6.Для обеспечения...

Номер патента: 993237

Опубликовано: 30.01.1983

Авторы: Верига, Овсянников, Погодаев, Шевченко

МПК: G06F 3/04

Метки: внешними, оперативной, памяти, сопряжения, устройствами

...то микропрограмма устанавливает соответствующий код условия через управляющие шины 32 и узел 43 конца операцииввода-вывода, который поступает через 10шины 18 центрального процессора в процессор. По сигналу кода условия процессоР снимает инструкцию вводавывода с шин 18 и переходит к выборке и выполнению следующей инструкции, 5 Устройство после установки сигнала кода условия считывает ( запомненный ранее в локальной памяти 47 ) адрес прерванной микропрограммы иэ локальной памяти и заносит его в регистр54, как было описано выше, и прерванная (запросом на инструкцию ввода- вывода ) микропрограмма продолжается. В случае, когда канал (подканал)свободен, то микррпрограмма переходит к пункту 2;2 ) адрес внешнего устройства поступает из...

Номер патента: 995749

Опубликовано: 15.02.1983

Автор: Абакаров

МПК: A61B 17/00

Метки: вертлужной, впадины, крыши, оперативной, реконструкции

...и сокращение сроков лечения.Цель достигается тем, что согласно способу оперативной реконструкции крыши вертлужной впадины путем остеотомии надвертлужной области перемещают вертлужную впадину вперед над головкой бедренной кости и внедряют в расщеп аутотрансплантат из крыла подвздошнопитающей ножке.Способ осуществляют следу зом..После центрации головк ти в вертлужной впадине томию на 2 см выше лимб ют его на 3 - 4 мм над гол кости, мобилизуют. порцию цы с кортикальной пласт подвздошной кости и вне щеп.Наблюдения в послеоперационном периоде показали, что в течение 3 - 4 мес, происходит доразвитие крыши вертлужной впадины. имер. Больная К., 13гнозом: врожденный в оВыполнена операци е ение вывиха с реконструедложенным...

Номер патента: 997073

Опубликовано: 15.02.1983

Авторы: Гильбух, Кондрацкий

МПК: G09B 7/02

Метки: исследования, оперативной, памяти

...блок 8 формирует команду, по которой кинформации, содержащейся в указан- , в 5 ной ячейке памяти, приплюсовывавтся единица.Всякий раз при появлении на индикаторе б данного сигнала по указанному адресу прибавляется единица. Этопроисходит и при предъявле. - нии испытуемому любого другого сигнала с той лишь разницей, что сумми". рование осущестнляется в той ячейке памяти ОЗУ ", адрес которой соответствует предъявляемому сигналу.Одновременно с окончанием суммигрования происходит считывание информации из ячейки, в которую приплюсо,вана единица, и перезапись этой новой информации н блок эталонных ответов 2, При этом содержащаяся ранее в блоке 2 информация автоматически стирается. Следовательно, каждый раз после предъявления испытуемому одного...

Номер патента: 999054

Опубликовано: 23.02.1983

Авторы: Беляускас, Кирвайтис, Лукшис, Станисловайтене, Яфетас

МПК: G06F 9/36

Метки: адресации, оперативной, памяти

..."1и в зависимости от состояния триггера 10 на вход данных 3 поступает информация о состоянии триггера 10.Так как триггер 10 имеет определенный адрес, это позволяет рассматривать триггер как активную ячейку оперативной памяти, и обращаться к нему с помощью адресных инструкций, т.е. программным путем.Допустим, что триггер 10 блока 5 выборки находится в состоянии 0. Если адресная константа на входе 1 адреса из области адресов блоков 71 - 7, дешифратор 4 по двум старшим битам атой константы формирует единицу на одном из лервых трех выходов соответственно, Если единица была сформирована на первом выходе дешифратора 4, при наличии 1 на управляющем входе элемента И 6 выбирается блок 7, Выборка блоков 7 2 или 7 происходит по единичному...

Номер патента: 1001181

Опубликовано: 28.02.1983

Авторы: Криворотов, Летнев, Резван, Шакарьянц

МПК: G11C 29/00

Метки: оперативной, памяти

...16 контролируемой оперативной памяти,Устройство работает следующим об-разом.Блок 1 совместно с блоком 16, регистром 2 числа, счетчиком 3 адресовобеспечивает получение прямого и инверсного теста "Дождь".Переполнение счетчика. 3 адресов 4 Оозначает прохождение одного малогоцикла. Импульсы переполнения счетчика3 адресов подсчитываются счетчиком 4циклов, Переполнение счетчика 4 циклов означает прохождение одного боль шого цикла. Импульсы переполнениясчетчика 4 циклов подсчитываются счетчиком б. На время последнего малогоцикла в каждом большом цикле дешифратор 5 циклов дает разрешающий сиг Онал на элемент И 14, на который черезкоммутатор 10 и коммутатор 13 в случае прохождения прямого теста "Дождь",поступают считанные из выбранногоразряда...

Номер патента: 1001182

Опубликовано: 28.02.1983

Авторы: Криворотов, Летнев, Резван, Шакарьянц

МПК: G11C 29/00

Метки: оперативной, памяти

...устройства коммутаторы 12 подключают к входу регистра 3 выходы элементов И 21 либо выходы элементов ИЛИ 22 в зависимости от управляющего импульса на входах 18, поступающего с выхода счетчика 9. В исходном состоянии все элементы устройства. обнулены ( цепи обнуления не показаныи сигнал "0" на входах 18 коммутаторов 12 подключает к входу регистра 3 выходы элементов И 21. Блок 1 вырабатывает тактовую последовательность импульсов на выходе 15. В первом подцикле счетчики 5 и 10 работают синхронно от одних и тех же тактовых импульсов блока 1. При этом на входах сумматора 11 коды - одинаковые, а на его выходе - низкий уровень. По окончании подцикла формирователем 7 выделяется задний Фронт импульса с выхода триггера б и на элементе И 8...

Номер патента: 1003150

Опубликовано: 07.03.1983

Автор: Власов

МПК: G11C 29/00

Метки: оперативной, памяти

...образом.Работа устройства начинается с 25 начальных установок. В блоке 1 спомощью переключателя 15 и триггера17 устанавливается начальный режимпроверки ОЗУ (запись или считывание)а с помощью переключателя 14 и тригзо гера 16 устанавливается режим переадресации последовательный прямойили реверсивный "галоп", обращениек одной или произвольной паре ячеек,На счетчике адреса 7 формиируетсянацальный адрес провеРяемой ячейкипамяти, который поступает на входФормирователя 9. В формирователе 2формируется код числа для записи вОЗУ, В этот начальный момент работыустройства сигналы с генератора 10импульсов не проходят через элементИ 11 на элемент 12 задержки, таккак триггер 13 находится в нулевомсостоянии. После начальных установок 45триггер 13...

Номер патента: 1010660

Опубликовано: 07.04.1983

Авторы: Закиров, Латыпов, Матвеев, Низипов, Чирухин

МПК: G11C 29/00

Метки: оперативной, памяти

...генератор 11 сигналов, счетчик 12,формирующий номер проверяемого ЗУ,триггер 13, второй мультиплексор 14,предназначенный для мультиплексирования выходов контролируемых ЗУ, ипереключатели 15.Устройство работает следующимобразом,В цикле записи формирователи 1и 2 и блок 3 управления в соответствиис алгоритмами выполнения проверочныхтестов ( "бег", "шахматный", "галоП"и т.д.) вырабатывают соответственноадреса памяти, по которым записываются тестовые слова, сигналы управления и сами тестовые слова для записи в проверяемую оперативную память ЗУ. Коды адресов, сигналы управления и коды тестовых слов черезусилители 7-9 поступают соответственно на входы адреса, управления и записи всех проверяемых ЗУ, в которыеодновременно и в соответствии...

Номер патента: 1014041

Опубликовано: 23.04.1983

Авторы: Криворотов, Летнев, Резван, Шакарьянц

МПК: G11C 29/00

Метки: оперативной, памяти

...И 8, втОрой счетчик 9, предназначенный для счета подциклов третий счетчик 10, имеющий разряд. ность п+1) и предназначенный для формирования теста типа "Адресный кодф, сумматор 11 по модулю два, основание 12 и дополнительные 13 коммутаторы.На фиг. 1 обозначены второй 14 и третий 15 выходы блока управления, выход 16 элемента И, четвертый 17 и пятый 18 выходы блока управления.Устройство содержит также дешифратор 19 строк, дешифратор 20 столбцов, группу элементов И 21, элемент ИЛИ 22 и элемент НЕ 23, предназначенные для Формирования теста, типа "Бегущая диагональ".На фиг. 1 показан также контроли. руемый блок 24 оперативной памяти.На Фиг. 2 обозначены запоминающие ячейки 25-40 с первой по шестнадцатую в матрице размером шестнад. цать бит...

Номер патента: 1022225

Опубликовано: 07.06.1983

Авторы: Лебедева, Летнев, Резван, Шакарьянц

МПК: G11C 29/00

Метки: оперативной, памяти

...од 2 А., где А - количество адресов. Он обеспечивает формирование кодов адресов. Формирователь 7 обеспечивает выделение по заднему фронту сигнала импульса длительностью водин период тактовых импульсов. Формирователь 15 импульса сброса обеспечивает формирование по заднему фронту сигнал короткого (сбросового) импульса. В качестве его может быть использован, например, элемент 134 ЖЛ 1, 60 Второй счетчик 13 предназначен для подсчета подцикла. Третий счетчик 14 обеспечивает формирование теста типа "Адресный код". Его разрядность равна (и+1) . 65 Блок 20 анализа адресного кода со.держит по числу тетрад .кода первогосчетчика 5 дешифраторы 34, элементыИЛИ 35,полусумматоры 36. Если разрядность кода первого счетчика содержитне целое...

Номер патента: 1024990

Опубликовано: 23.06.1983

Авторы: Лебедева, Летнев, Резван, Шакарьянц

МПК: G11C 29/00

Метки: оперативной, памяти

...выходом счети2чика, выходы 17-19 блока управления, элемент ИЛИ 20, элемент И 21, одно- вибратор 22, элемент ЗАПРЕТ 23, элемент ИЛИ 24, элемент И 25, входную 26 и выходную 27 шины.Блок 1 управления содержит кнопку 28, переключатели 29 и 30 кода теста, антндребезговые триггеры 31 и 32, генератор 33 тактовых импульсов, в качестве которого может быть использован любой стандартный генератор импульсов, например Г 5-48, дешиФратор 34 кода теста, элементы И 35-38, элемент ИЛИ 39, элемент И 40.Блок управления (Фиг. 21 предназначен для выдачи на выходах 18 и 19 с помощью переключателей или программно) кода выбранного контрольного теста. Выход 2 блока 1 управления управляет режимом работы "Запись - считывание". Выход 17 предназначен для выдачи...

Номер патента: 1051540

Опубликовано: 30.10.1983

Авторы: Александрова, Долгова, Королев, Федоров

МПК: G06F 9/00

Метки: оперативной, памятью

...И-НЕ,введены четыре элемента НЕ, три элемента 2 И-ИЛИ-НЕ, триггер регенерации,триггер работы памяти, элемент ИЛИ-НЕ,элемент И-НЕ, триггер задержки и дватриггера, выход формирователя сигналоврегенерации соединен с первым входом 1 О первого элемента 2 И-ИЛИ-НЕ, второйвход которого соединен с выходом первого элемента НЕ и первым входом второго элемента 2 И-ИЛИ-НЕ, вход первогоэлемента НЕ соединен с выходом триггера регенерации, управляющий вход кото"рого соединен с выходом первого элемента 2 И-ИЛИ-НЕ,. а синхровход соединен с первым синхровходом устройства,выход второго элемента 2 И-ИЛИ-НЕ со-, 20 единен с управляющим входом триггераработы памяти, синхровход которогосоединен с третьим синхровходом устройства, а выход - с входом...

Номер патента: 1051586

Опубликовано: 30.10.1983

Автор: Гаврилов

МПК: G11C 29/00

Метки: оперативной, памяти, полупроводниковой

...И 33-43, элементы ИЛИ 4448, элементы НЕ 49-55, буферный регистр 56, пульт 57 управления, генератор 58 тактовых импульсов, триггеры 59 и 60, элемент ИСКЛЮЧАО:(ЕЕИЛИ 61, формирователи 62 и 63 сигналон, элементы И 64 и 65 и элементИЛИ 66.Число разрядов счетчика 6 соответствует.числу разрядов тестируемых больших интегральных схем памяти (БИС ОЗУ), а число разрядов счетчика 17 - числу адресуемых группБИС ОЗУ, на которые разделяетсяпронеряемая память и контроль которых выполняется последовательно,Устройство работает следующимобразом,Устройство выполняет последовательный контроль групп микросхемпамяти, составляющих оперативнуюпамять ЭВМ, и проверку отдельныхБИС ОЗУ по пяти тестам, которыеопределены как наиболее эффектив.ые,Тест первый,...

Номер патента: 1053164

Опубликовано: 07.11.1983

Авторы: Друян, Новик

МПК: G11C 29/00

Метки: оперативной, памяти

...1тактовых импульсов, выход которогосоединен с входом двоичного счетчика 2 с количеством разрядов 2 н+4 (5 (где И - количество адресных входовконтролируемой оперативной памяти),который своими выходами подключенк дешифратору 3, к адресному мультиплексору 4, к первому и второмувходам сумматора: 5 по модулю два,к входу ф Запись-чтением контролируемой оперативной памяти б, с которым также соединен управляющий входадресного мультиплексора 4Выход оперативной памяти 6 соединен с информационным входом анализатора 7 сигналов, синхровход которого связан .с выходом генератора 1тактовых импульсов, а вход фСтартстоп его подключен.к старшему раз"ряду двоичного счетчика 2, а такжек второму входу сумматора 5 по модулю два, Выход сумматора 5 по...

Номер патента: 1053165

Опубликовано: 07.11.1983

Авторы: Друян, Новик

МПК: G11C 29/00

Метки: оперативной, памяти

...помодулю два связан с выходом старшего разряда счетчика и с входом 15 Старт-стоп анализатора сигналов,выходы дешифратора, блока сумматоров по модулю два, элемента ИЛИ,сумматора по модулю два и выходстаршего разряда счетчика являют ся выходами устройства.На чертеже изображена функциональная схема устройства для контроля оперативной памяти логарифмическим тестом.Устройство содержит генератор 1тактовых импульсов, выход которогосоединен с входом (двоичного) счетчика 2 с количеством разрядов1)+5+х (где П - количество адресныхвходов контролируемой оперативнойпамяти; Х - количество управляющихвходов мультиплексора), которыйсвоими выходами подключен к дешифратору 3, к блоку 4 сумматоровпо модулю два, к мультиплексору 5, 35 выход которого...

Номер патента: 1058017

Опубликовано: 30.11.1983

Авторы: Бушуев, Володарский, Маханьков, Упманис

МПК: H02B 11/02

Метки: блокировки, выдвижного, комплектного, оперативной, распределительного, устройства, шкафа, элемента

...действующих механизма устройства, приводные концы которых 65 расположены в разных местах - корпусе шкафа и корпусе выдвижного элемента, что снижает надежность устройства.11 ель изобретения - повышение надежности устройства.Поставленная пель достигается тем,что в устройстве для оперативнойблокировки выдвижного элемента шкафа КРУ, содержащем механический иэлектромагнитный блок-замки со штоками, ползун с отверстием для штокаэлектромагнитного блок-замка и подпружиненный стопор, а в корпусешкафа выполнены 1 фиксирующие пазыдля стопора, который связан посредством рычага с ползуном, Фиксирующиепазы выполнены разной глубины, аползун выполнен с дополнительным отверстием для штока механическогоблок-замка.На Фиг.1 схематически...

Номер патента: 1063401

Опубликовано: 30.12.1983

Автор: Умханов

МПК: A61B 17/00

Метки: деформации, коррекции, оперативной, пяточной, стопы

...деформации стопы, включающему резекцию подтаранного, таранно-ладьевидного и пяточно-кубовидного суставов, в резецированные суставы внедряют костные аллотрансплантаты.Способ осуществляют следующим образом.Производят укорочение собственного ахиллова сухожилия, если оно сохранилось и для этого пригодно. Укрепляют собственное ахиллово сухожилие дополнительной аллосухожильной пластикой, Выполняют аллотенодез между пяточным бугром и гребнем больше-берцовой кости в положении стопы под 100 к оси голени, Осуществляют экономную резекцию подтаранного, таран- но-ладьевидного и пяточно-кубовидного суставов (удаляют только хрящевые пластинки, а подлежащие кортикальные пластинки перфорируют для лучшей консолидации). 1,цистальный конец аллосухожилия...

Номер патента: 1065949

Опубликовано: 07.01.1984

Авторы: Бороденко, Клецель, Поляков

МПК: H02H 3/04

Метки: автоматики, аппаратуры, диагностики, дискретной, оперативной

...г:. ЦЕПЬ ВЫХОДНЬгХ Кантактанорганов 4 и 5 через вторые коммутаторы 7 и 18.Схема 10 содержитгг(д 5-триггер 19 игтна элемента И 20 и, 1(. Лагргческийблок 3 сад дРжигт 5 - т 1 риггеР .,2 и эле -менты 23 и 24, Нходы элементов 23и 24 подк 11 ючены к ны:(одаи 25 и 26Фармирсгнатецей 1 и 2 соответственно.Выходы элсиентон 23 и .4 Г(одключенык эмиттера;1 27 и 28 ограниченная пагмять (эаГГоиинает сигнал на заданноеВремя,)г, Выход 29 элемента подключенк входам элементов 20 и 2.1 и Входуг(5-триггера 19, Выход 30 элемента 28ПО г(клггд Ч Е Н К Д РУ ГР 1 У ( В щго Цаи Э т г Ег 1 гд -тан 20 и 21 и входу Ь - триггера 19,ИсГголнитсггьнь 1 е Органг 1 4 и 5 ВыпалеНгд 1 В Ннда ГЕрКаггов 1.1 Х гаЕТГЕ 31 и 32 Сэлементами памяти 33 и 34 и контактами 35...

Номер патента: 1091227

Опубликовано: 07.05.1984

Автор: Фадеев

МПК: G11C 29/00

Метки: оперативной, памяти

...на дополнительный сумматор помодулю два, изменяет единичный сигнал в цепи обратной связи на нулевой,в результате чего на четвертом тактев регистр сдвига запишется кодоваякомбинация 0000. При этом единичныйсигнал на выходе дешифратора сохраняется и производится инвертированиенулевого сигнала в цепи обратнойсвязи так, что на пятом такте врегистр записывается комбинация 000.После этого единичный сигнал на выходе дешифратора 8 исчезает и производится генерация рекурренты по правилукодирования Ф -последовательности доследующей комбинации 0001, после чегоснова формируется нулевая комбинация,т.е. кодовая последовательность будетциклически повторяться.Влок управления обеспечиваетформирование в соответствии с требуе"мыми временными диаграммами...

Номер патента: 1140179

Опубликовано: 15.02.1985

Авторы: Гринштейн, Колтыпин, Новик

МПК: G11C 29/00

Метки: оперативной, памяти

...одними из выходов устройства, одним из входов которого является второй вход анализатора сигналов, введены Р-триггер, группа сумматоров по . модулю два, второй счетчик и третий счетчик, одинУстройство работает следующим образом, Синхросигналы с генератора 1 запускаютсчетчик 2, работающий в режиме непрерывного пересчета. Так как информация в Р- триггер 3 записывается по переднему фронту на его синхровходе, то выходной сигнал Р-триггера 3 представляет собой сдвинутый на один такт синхросигнала выходной сигнал первого разряда счетчика 2 и используется в качестве сигнала разрешения выборки контролируемого блока 7. Выходы следующих ордам разрядов счетчика 2 через группу 40 двухвходовых сумматоров 4 по модулю двауправляют адресными входами...

Номер патента: 1149312

Опубликовано: 07.04.1985

Авторы: Колтыпин, Новик, Федоров

МПК: G11C 29/00

Метки: микросхем, оперативной, памяти

...входы - к шине нулевого потенциала, вход элемента регулируемой задержки соединен с выходом третьего элемента И, второй вход которого подключен к выходу третьего триггера, третий вход и группа входов третьего элемента И подключены к соответствующим выходам счетчика, счетный вход третьего триггера соединен с одним из выходов коммутатора.На фиг, 1 приведена структурная схема предлагаемого устройства; на фиг. 2 временные диаграммы работы устройства на примере динамического ОЗУ емкостью 16 кх 1 (64 кх 1).Устройство состоит из генератора 1 импульсов, первого элемента И 2, счетчика 3 с количеством разрядов и + К + 2, где ив количество адресных входов, К - количество информационных разрядов (для ОЗУ 16 кх 1 п = 14, К = 1), элемента 4...

Номер патента: 1156084

Опубликовано: 15.05.1985

Автор: Дещиц

МПК: G06F 13/14

Метки: оперативной, памятью, периферийных, процессором, сопряжения, устройств

...то блок 3 управления считывает слово состояния канала в двухвходовую память 63, формирует новое унуавляющее слово обмена с оперативной памятью и устанавливает триггер 27 в ноль. В этом случае с приходом сигнала по двусторонней связи 24 с центрального процессора на триггер33 1 3 на элементе И 26 появляется по-. ложительный потенциал, и весь цикл работы говторяется,.Таким образом, в данном устройстве для периферийных устройств, закрепленных за несколькими программами в системе, работающей в мульти- программном режиме, образуются очереди в одну инструкцию с заранее сформированной управляющей информацией, что позволяет увеличить быстродействие системы как за.счет выборкисамой инструкции выборки адресного слова. канала и командного...