Устройство для контроля оперативной памяти

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеснубпик(22) Заявлено 18,06,81 (2 т) 3301290/18-24 31) М КЯс присоединением заявки М(23) Приоритет С 11 С 29/00 Государственный комитет СССР по делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИИзобретение относится к запоминающим устройствам.Известно устройство для контроля оперативной памяти,. содержащее блок пуска-останова, связанный с блоком формирования адресов, соединенным с блоком формирования чисел и с имитатором ввода конечного адреса, блок контроля информации, связанный с блоком формирования чисел, и блок управления 1 .Недостатком устройства являетсянизкая надежность.Наиболее близким по технической сущности к предлагаемому является устройство для контроля оперативной памяти, содержащее формирователь адресных сигналов, соединенный с схемой сравнения адресов, подключенный к имитатору ввода конечного адреса и формирователю числовых сигналов, соединенному с схемой сравнения числа, счетчик, подсоединенный к дешифратору, триггер, блок управления, соединенный с счетчиком, дешифратором, триггером, с формирователем числовых снгналов,.с схемой сравнения числа и адреса, с формирователем адресных сигналов, подсоединенным к имитатору ввода начального адреса,две схемы И, подключенные к схемесравнения числа и схеме ИЛИ, соединенной с блоком пуска-останова 21 .5 Недостатком этого устройства является низкая надежность, посколькуоно не позволяет выявить взаимноевлияние ячеек памяти в накопителях,построенных на ,;чнамических элемен 10 тах памяти.Цель изобретения - повжаение надежности устройства,Поставленная цель достигаетсятем, что в устройство для контроляоперативной памяти, содержащее формирователь адресных сигналов, схемысравнения, формирователь числовыхсигналов, блок управления, первыйсчетчик, первый триггер, первый дешифратор, элементы И, первый элементИЛИ, первый блок местного управления, блок ввода начального адреса,выход которого подключен к первомувходу формирователя адресных сигналов, и блок ввода конечного адреса,выход которого соединен с первымвходом первой схемы сравнения, пер"вый выход и второй и третий входыкоторой подключены соответственнок первому входу блока управления иЗО к первому и второму выходам формиро980166 авитель Т.За ед А. Бабинец Луюни дакто Зака т", г. Ужгород, ул. Проектная ППП "П Фил 368/42 Тираж 622ВНИИПИ Государственного комипо делам изобретений и отк 13035, Москва, ЖРаушская н ьКорректор А.Фе Подписноета СССРтийд. 4/5вателя адресных сигналов, второй вход которого соединен с первым выходом блока управления, второй выход последнего подключен к первому входу первого счетчика, выходы которого соединены с входами первого дешиф ратора, первый Выход последнего со единен с вторым входом блока управления, третий вход и третий выход которого подключены к первому выходу и первому входу первого триггера,О четвертый выход блока управления соединен с первым входом формирователя числовых сигналов, первый выход которого подключен к первому входу второй схемы сравнения, выход последней ,соединен с первыми входами первого (и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого подключен к входу первого 2 О блока местного управления, второй вход второй схемы сравнения соединен с пятым выходом блока управления, а третий вход является входом устройства, введены второй блок местного 25 управления, коммутатор тестовых сигналов, второй элемент ИЛИ, третий, четвертый и пятый элементы И и регистр адреса, первый вход которого соединен с выходом второго элемента ИЛИ, а второй вход и выход подключены соответственно к первому выходу и к третьему входу формирователя адресных сигналов, четвертый, пятый и шестой входы и третий выход которого соединены соответственно с шестью, седьмым и четвертым выходами и с четвертым входом блока управления, пятый вход которого подключен к второму выходу первого дешифрато-., ра и первому входу третьего элемен 40 та И второй вход которого соединен с пятым выходом блока управления, а выход - с седььжм входом формирователя адресных сигналов, четвертый выход которого подключен к шестому входу блока управления и второму входу формирователя числовых сигналов, третий и четвертый входы которого соединены соответственно с восььщм и пятым выходами блока управле О ния, седьмой вход которого подключей к первому выходу коммутатора тестовых сигналов и пятому входу формирователя числовых сигналов шестой вход которого соединен с восьмым55 входом блока управления и вторым выходом коммутатора тестовых сигналов, третий выход которого подключен к первому входу второго элемента ИЛИ, второй вход последнего со" 6 О единеь с выходом четвертого элемента И, первый вход которого подключен к девятому выходу блока управления и первому входу коммутатора тестовых сигналов, второй вход и 65 четвертый, пятый и шестой выходыкоторого соединены соответственно;с десятым вйходоми девятым,десятыыми одиннадцатым входами блока Управления, третий и четвертый входы коммутатора тестовых сигналов подключенысоответственно к пятому выходу блокауправления и первому входу второгоблока местного управления и квосьмому выходу блока управления ивторому входу второго блока местногоуправления, третий вход и первый .выход которого соединены соответственно с одиннадцатым выходом блокауправления и с вторым входом четвертого элемента И и двенадцатым входомблока управления, двенадцатцй выходкоторого подключен к второму входупервого счетчика, третий и четвертыйвходы которого соединены соответственно с третьим выходом блока управления .и с вторым выходом второго блокаместного управления, третий и чет,вертый выходы которого подключены.соответственно к вторым входам первого и второго элементов И, а пятыйи шестой выходы - соответственно кседьмому и к восьмому входам форми-рователя числовых сигналов, девятыйвход которого соединен с вторымвыходом первой схемы сравнения, выход второго элемента И соединен свторым входом первого элемента ИЛИ,седьмой, восьмой и девятый выходывторого блока местного управленияподключены соответственно к тринадцатому и четырнадцатому входам блокауправления и к пятнадцатому входублока управления и первому входупятого элемента И, второй вход которого соединен с тринадцатым выходомблока управления, а выход - с вторымвходом первого триггера, второйвыход которого подключен к шестнадцатому входу блока управления,семнадцатый вход которого соединенс выходом первого блока местногоуправления, а четырнаццатый выходявляется выходом устройства,Второй блок местного управления содержит второй счетчик, второй де-, шифратор, второй триггер, третий, четвертый и пятый элемент ИЛИ, элемент НБи шестой, седьмой и восьмой элементы И, причем первые входы шестого и седьмого элементов И и второй счетчик являются соответственно первым, вторым и третьим входами блока, выход шестого элемента И подключен к второму входу второго счетчика, выходы которого соединены с входами второго дешифратора, первый и второй выходы которого подключены соответственно к вторым входам шестого и седьмого и элементов И и к первому входу восьмого элемента И, второй вход которого соединен спервым входом седьмого элемента И, выходы седьмого и восьмого элементов И подключены соответственно к входам второго триггера, третий и четвертый выходы второго дешифратора соединены соответственно с первы. ми входами третьего, четвертого исоответственно пятого элементов ИЛИ и с вторыми входами третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ подключен к входу элемента НЕ, первый выход второго дешифратора является первым выходом блока и соединен с третьим входом четвертого элемента ИЛИ, выход седьмого элемента И, второй и третий выходы второго дешифратора и выход пятого элемента ИЛИ являются соответственно вторым, третьим, четвертым и пятым выходами блока, выход второго триггера является шестым выходом блока и соединен с вторым входом пятого элемента ИЛИ, выходы элемента НЕ и четвертого элемента ИЛИ являются соответСтвенно седьмым и восьмым выходами блока.На фиг. 1 изображена Функциональная схема устройства, на фиг. 2 функциональная схема втОрого блока местного управления на фиг. 3- функциональная схема блока управления.Устройство содержит (фиг.1) формирователь 1 адресных сигналов, первую схему 2 сравнения, первый блок 3 местного управления, блок 4 ввода начального адреса, предназначенный для пуска и останова устройства, блок 5 ввода конечного адреса, Формирователь б числовых сигналов, вторую схему 7 сравнения, блок 8 управления, первый счетчик 9, первый триггер 10, первый дешиФратор 11, первый 12 и второй 13 элементы И, первый элемент ИЛИ 14, регистр 15 адреса, третий 1 б и четвертый 17 элементы И, второй элемент ИЛИ 18, коммутатор 19 тестовых сигналов, второй блок 20 местного управления, предназначенный для предварительного формирования чисел и режимов работы устройства, и пятый элемент И 21. Второй блок местного управлениясодержит (фиг.2) второй счетчик 22,второй дешифратор 23, второй триггер24, шестой 25, седьмой 2 б и восьмой27 элементы И, третий 28, четвертый29 и пятый 30 элементы ИЛИ и первыйэлемент НЕ 31.Блок управления содержит (Фиг,З) третий триггер 32, формирователь 33 управляющих сигналов, второй элемент НЕ 34, шестой 35; седьмой 36 и восьмой 37 элементы ИЛИ и элементы И с девятого по двадцать второй 38-51. Устройство работает следующим образом.Первоначально всв блоки устройства установлены в "нулевое" состояние. Цепи установки в "нуль" условно не показаны. В работе устройстваразличаются два цикла.В первом цикле осуществляетсяобращение к накопителю в режимезаписи фнулевойф (единичной) инфор мации по всвм адресам, При пуске .Устройства формирователь 1 (Фиг.1) производит полный перебор всех адресов1-ой микросхемы (1 1,2, ,щ)где в - количество микросхем в каж 15 дом разряде проверяемого накопителя,Обращение к микросхеме осуществляетформирователь 1, Цепи блокировки. схемы 2 сравнения и блоков 4 и 5условно не показаны,7 О Блок 8 формирует сигналы записи,поступающие в накопитель, по всемадресам 1-ой микросхемы, Формирователь б Формирует число "нулей".Таким образом, в первом цикле проис 25 ходит запись фОф по всем адресам1-ой микросхемы каждого разряда накопителя.При достижении последнего адресамикросхемы заканчивается первыйЗО цикл работы устройства. Во второмцикле осуществляется проверка взаимного влияния ячеек памяти в накопителе. Для этого в одну из ячеекпамяти (контролируемую) записывается35 "единицами или "нуль", затем происходит многократное считывание соответ- .ственно "нулевой" или "единичнойфинФормации из остальных ячеек памяти, тем самым осуществляется влияние4 р на контролируемую ячейку. Количествоконтролируемых ячеек задается блоками 4 и 5 (фиг.1) выбор неконтролируемых ячеек памяти определяется топологией микросхем и особенностью45 работы накопителя, построенного на,цинамических элементах памяти.ЪПри переходе во второй цикл рабо-ты устройства с четвертого выходаформирователя 1 на вход формирова 50 теля б выдается сигнал, раэрешающийизменение числа. Блок 8 формируетпоследовательность стробирующих сигналов ВИ 1, ВИЗ, ВИ 4, ВИ 5, управляющие работой устройства.По сигналу ВИ 4 коммутатор 19 переключается на второй цикл работы,причем на выходе блока б формируется ф 1"В формирователе 1 устанавливается контролируемый адрес посигналу с выхода блока 4 и осуществляется запись "1" по контролируемому адресу в микросхемы каждого разряда накопителя. Контролируемый адрес запоминается в регистре 15, причем сигнал записи адреса в регистрЬ 15 Формируется в блоке 19 по сигна 9801 бблу ВИЗ из блока 8. Для выявления взаимного вЛияния ячеек памяти в накопителях и для эффективной проверки на правильность хранения информации в кОнтролируемом адресе необходимо осуществлять длительное обращение к ячейкам памяти, расположеннымв той же строке и в том же столбце, что и контролируемая ячейка памяти.Длительность обращения в режиме считывания к неконтролируемым ячейкам памяти, равная периоду регенерациизадается счетчиком 9, счетная "единица" в который формируется в блоке 8 элементами И 48 и 50 после срабатывания коммутатора 19, в которомзапоминается момент перехода с первого цикла работы устройства во второй на время режима записи "единиц" в контролируемый адрес. Сигнал, сформированный на выходе коммутатора 19, является разрешением для изменения режима и числа, В блоке 8 срабатывает триггер 32 (фиг,З), формирователь б (фиг,1) срабатывает но сигналу, ВИ 4. Таким образом, блок 8 формирует режим считывания, а свыхода Формирователя б выдается число, все разряды которого равны "ну-. люФормирователь 1 содержит трисчетчика: строк, столбцов и микросхем. Во втором цикле работы устройства формируется счетная "единица" по сигналу ВИ 1 в счетчик строк по разрешению, поступающему с.инверсного плеча триггера 10, параллельно Формируется счетная "единица" посигналу 1 ВИ 1 в счетчик 9 при полном переборе адресов строк осуществляется заполнение 1 разрядов и-разР рядного счетчика 9 (2 - количествоячеек памяти в строке (столбце) накопителя), при этом на втором выходе дешифратора 11 Формируется сигнал, который разрешает формирование сигнала записи информации из регистра15 в счетчики строк и столбцов формирователя 1, счетной "единицы" втриггер 10 и в 1-разрядную частьсчетчика 9 ( = и - 2), при этом всчетчиках строк и столбцов формирователя 1 сформировывается контролируемый адрес. По сигналу ВИЗ срабатывает триггер 10 и Е-разрядная .часть счетчика 9, а по сигналу ВИ 51-разрядная часть счетчика 9 "обнуляется". Следовательно К разрядов . счетчика 9 подсчитывают заполнение 2 разрядов счетчика 9. Триггер 10 сигналом с инверсного выхода блокирует Формирование счетной "единицы". в счетчик строк Формирователя 1, а сигналом с прямого выхода разрешает Формирование счетной "единицы" (по ВИ 1) в счетчик столбцов формирова" теля 1. Контролируемый адрес сохраняется в Формирователе 1 в течениевремени между сигналами ВИЗ и ВИ 1,а обращение к накопителю осуществляется между сигналами ВИ 1 и ВИЗ, что5исключает обращение к контролируемой ячейке памяти. При полном переборе адресов столбцов ячеек памятипроисходит заполнение Г разрядовсчетчика 9, что приводит к формированию сигнала на втором выходе де 10 шифратора 11, действие которого описано выше. В период многократногообращение в режиме считывания нулевой информации из неконтролируемыхячеек памяти происходит взаимное15 влияние на информациюхранимую вконтролируемой ячейке памяти, ипроверяется правильность считаннойинформации из неконтролируемыхячеек памяти схемой 7 сравнения,на выходе которой при наличии ошибки,формируется сигнал ошибки,Блок 20 формирует сигнал в период многократного обращения в режимесчитывания к неконтролируемым ячей 25 кам памяти, Сигналы с выхода схемы7 и третьего выхода блока 20 поступают в блок 3, на выходе которогопри этом формируется сигнал, останавливающий работу Формировэтеля 33ЗО (фиг.З) блока 8. При останове устройства происходит Фиксация периоданеконтролируемого считывания, адреса неисправной ячейки памяти и номера неисправного разряда накопителя.35 При отсутствии ошибок в период многократного считывания происходит заполнение Е разрядов счетчика 9(Фиг,1) и на первом выходе дешифратора 11 формируется сигнал, который4 О разрешает Формирование управляющегосигнал в блок 20. Блок 8 по сигналуВИ 5 формирует счетную "единицу" всчетчик 22 (фиг.2) блока 20. Формируется сигнал на третьем выходе де 45 шифратора 23, который соответствуетрежиму считывания из контролируемойячейки памятиСигнал на выходеэлемента НЕ 31 блокирует формирование счетных "единиц" в счетчикистрок и столбцов формирователя 1 ив 8 -разрядную часть счетчика 9, Сигнал на выхсде элемента ИЛИ 29 является разрешением для формированиясигнала на выходе триггера 32(фиг,З) в блоке 8. Сигнал на выходеэлемента ИЛИ 30 (фиг.2) являетсяразрешением для формирования сигнала на выходе Формирователя б (фиг.1),Таким образом, к моменту осуществления считывания из контролируемойбО ячейки памяти Г -разрядная частьсчетчика 9 и триггер 10 находятсяв прежнем состоянии, в счетчикахстрок и столбцов Формирователя 1 записан адрес контролируемой ячейки65 памяти.лируемый адрес, при этом в блоке20 по ВИ 1 запоминается на триггере24 наличие сигнала на выходе схемы7, и устанавливается в "нуль" К-разрядная часть счетчика 9. Формируютсясигналы на выходах элемента ИЛИ 29и триггера 24, По ВИ 4 устанавливается в "нуль" счетчик 22, что приводит к исчезновению сигналов на первом выходе дешифратора 23 и выходеэлемента ИЛИ 30 и Формированию сигнала на втором выходе дешифратора 23, который является разрешением для установки в "нуль" триггера 24. Сигнал на выходе элемента ИЛИ 29 является разрешением управления триггером 32 блока.8, сигнал на втором выходе дешифратора 23 соответствует периоду многократного считывания из неконтролируемых ячеек памяти, сигнал на выходе триггера 24 явчяется разрешением управления формирователем б. Отсутствие сигнала на первом выходе дешифратора 23 блокирует одновременное управление счетчиками строк и столбцов формирователя 1 и разрешает формирование счетной "единицы" в Е -разрядную часть счетчика 9. Блок 8 формирует режим считывания и начинается период многократного считывания из неконтроли- . руемых ячеек накопителя, как описано выше.,Проверка ячеек памяти путем многократного считывания происходит до момента формирования. сигнала на первом выходе схемы 2 сравнения, который является разрешением Формирования счетной "единицы" в счетчик микросхем Формирователя 1. После осуществления считывания и передачи в конечную контролируемую ячейку памяти зто соответствует наличию сигнала на четвертом выходе дешифра тора 23 по ВИ 5 Формируется счетная пединицаф в счетчик микросхем этот же сигнал устанавливает в "нуль" остальные. блоки устройства. Далее осуществляется проверка следующих микросхем в каждом разряде:накопителя описанным выше способом до Формирования сигналов на выходах схемы 2 сравнения. Это соответствует окон- чанию проверки всех ячеек памяти всех микросхем во всех разрядах накопителя при задании первоначально "нулевого" фона т.е. в контроли руемую ячейку памяти записывается фединицаф и осуществляется многократное считывание "нулевой" информации иэ неконтролируемых ячеек памяти . Для полной проверки накопителя необходимо записать "нуль" в контролируемую ячейку памяти и осуществлять многократное считывание "единичнойф информации из остальных ячеек. Для этого в Формирователь б Формирователь б срабатывает посигналу ВИ 1 и на его выходе Формируется сигнал Единица". Осуществляется считывание "единичной" информации из контролируемой ячейки памяти.Анализ считанной информации осуществляется схемой 7 сравнения, на выходе которой при наличии ошибки Форми-.руется сигнал. Сигналыс выходовсхемы 7 и с четвертого выхода блока20 поступают в блок 3, в результатепроисходит останов устройства,при этом Фиксируется режим считывания иэ контролируемой ячейки памяти,ее адрес и номер неисправного разряда накопителя При отсутствии ошибки организуется контроль следующейячейки памяти, предварительно вбывшую контролируемую ячейку памятизаписывается "нуль", в новую контролируемую ячейку записывается "единица", а затем осуществляется многократное считывание из неконтролируемых ячеек памяти. По сигналу ВИ 5срабатывает триггер 32 в блоке 8управления и Формируется режим записи, Формируется также счетная "единица" в счетчик 22 блока 20. Формируются сигналы на.выходах элементаНЕ 31, элементов ИЛИ 29 и 30,вследствие чего сохраняется запрет 30для Формирования счетных единиц всчетчики, строк, столбцов Формирователя и в 6 -разрядную часть счетчика 9,Кроме того, сохраняется разрешениедля формирования числа. Сигнал навыходе элемента ИЛИ 29 являетсяразрешением для установки в "нультриггера 10, по сигналу ВИ 1 на выхо- ,де формирователя б формируется "нуль"и осуществляется запись "нуля" вбывшую контролируемую ячейку памяти,По ВИ 5 устанавливается в "нуль"триггер 10 и Формируется. счетная"единица" в счетчик 22 блока 20. Таким образом сохраняется режим записи, разрешение управления формирователем б и по ВИ 1 на выходе формирователя б формируется "1", разрешается одновременное формированиесчетных "единиц" в счетчики строки столбцов формирователя 1 для формирования нового контролируемогоадреса. Разрешением для Формированйясчетной "единицы" в счетчик строкявляется сигнал, поступающий с 55инверсного выхода триггера 10, ав счетчик столбцов - сигналы стретьего выхода формирователя 1 ис первого выхода дешифратора 23, инверсное значение которого блокируетпоступление счетной "единицы" в 3 -разрядную часть счетчика 9. Сигналс первого выхода дешифратора 23 является разрешением для записи адреса в регистр 15 (по ВИЗ)Формирует.ся режим записи "1" в новый контровведен триггер, который управляетсясчетной "единицей", поступающей всчетчик микросхем формирователя 1при наличии сигнала на втором выходесхемы 2 сравнения, при срабатываниикоторого все блоки устройства устанавливаются в "нуль".Таким образом, введение в предлагаемое устройство блока 20, коммутатора 19 и регистра 15 повышает надежность устройства и позволяет про-.верять взаимное влияние ячеек памяти как в.накопителях, построенныхна статических элементах памяти,так и в накопителях, построенныхна динамических элементах памяти,Технико-экономическое преимущество устройства заключается в егоболее высокой надежности по сравнениюс прототипом,Формула изобретения 1, Устройство для контроля оперативной памяти, содержащее формирова тель адресных сигналов, схемы сравнения, формирователь числовых сигналов, блок управления, первый счетчик, первый триггер, первый дешифратор, элементы И, первый элемент ИЛИ, первый блок местного управления, блок ввода начального адреса, выход которого подключен к первому входу формирователя адресных сигналов, и блок ввода конечного адреса, выход которого соединен с первым входом первой схемы сравнения, первый выход и второй и третий входы которой подключены соответственно к первому входу блока Управления и к первому и второму выходам формирователя адресных сигналов, второй вход которого соединен с первым выходом блока управления, второй выход последнего подключен к первому входу первого счетчика, выходы которого соединены с входами первого дешифрато" ра,первый выход последнего соединен с вторым входом блока управления, третий вход и третий виход которогоподключены к первому выходу и первому входу первого триггера, четвертый выход блока управления соединен с первым входом формирователя числовых сигналов, первый выход которого подключен к первому входу второй схемы сравнения, выход последней соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого подключен к входу первого блока местного управления, второй вход второй схемы сравнения соединен с пятым выходом блока управления, а третий вход является входом устройства, о т л и ч а ю щ е е с я тем, что, с елью повышения надежности устройства в него введены второй блокместного управления коммутатортестовых сигналов, второй элементИЛИ, третий, четвертый и пятый элементы И и регистр адреса, первый 5 вход которого соединен с выходомвторого элемента ИЛИ, а второй входи выход подключены соответственнок первому выходу и к третьему входуформирователя адресных сигналов, 1 О четвертый, пятый и шестой входы итретий выход которого соединены соответственно с шестым, седьмыми четвертым выходами и с четвертымвходом блока управления, пятый 15 вход которого подключен к второмувыходу первого дешифратора и,первомувходу третьего элемента И, второйвход которого соединен с пятым выходом блока управления, а выходыщ с седьмым входом формирователя адресных сигналов, четвертый выход которого подключен к шестому входублока управления и второму входуформирователя числовых сигналов,третий и четвертый входы которогосоединены соответственно с восьмыми пятым выходами блока управления,седьмой вход которого подключен кпервому выходу коммутатора тестовых Зр сигналоВ и пятому входу формирователя числовых сигналов, шестой входкоторого соединен с восьмым входомблока управления и вторым выходомкоммутатора тестовых сигналов, З 5 третий выход которого подключен кпервому входу второго элемента ИЛИ,второй вход последнего соединен свыходом четвертого элемента И, первый вход которого подключен к,девятому выходу блока управления и перному входу коммутатора тестовых сигналов, второй вход и четвертый, пятый и шестой выходы которого соеди.нены соответственно с десятым выхо-,дом и девятым, десятым и одиннадцатым входами блока управления, третий=и четвертый входы коммутаторатестовых сигналов подключены соответ 1ственно к пятому выходу блока управления и первому входу второго блокаместного управления и к восьмомувыходу блока управления и второмувходу второго блока местного управления, третий вход и первый выходкоторого соединены соответственнос одиннадцатым выходом блока управления и с вторым входом четвертогоэлемента Ии двенадцатым входомблока управления, двенадцатый выходкоторого подключен к второму входупервого счетчика, третий и четвертыйвходы которого соединены соответст-венно с третьим выходом блока управления и с вторым выходом второгоблока местного управления, третийи четвертый выходы которого подключены соответственно к вторым входампервого и второго элементов И,а пятый и шестой выходы - соответст-,венно к седьмому и к восьмому входамформирователя числовых сигналов,девятый вход которого соединен с 5вторым выходом первой схемы сравнения, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, седьмой, восьмой и девятый выходы второго блока местного 10управления подключены соответственно к тринадцатому и четырнадцатомувходам блока управления и к пятнадцатому входу блока управления и первому входу пятого элемента И, второй 151 вход которого соединен с тринадцатым выходом блока управления, а выход - с вторым входом первого триггера, второй выход которого подключенк шестнадцатому входу блока управ-ления, семнадцатый вход которого соединен с выходом первого блока местного управления, а четырнадцатыйвыход является выходом устройства.252. Устройство по п,1, о.т л ич а ю щ е е с я тем, что второйблок местного управления содержитвторой счетчик, второй дешифратор,второй триггер, третий, четвертыйи пятый элементы ИЛИ, элемент НЕ ишестой, седьмой и восьмой элементыИ, причем первые входы шестого иседьмого элементов И и второго счетчика являются соответственно первым, вторым и третьим входами блока,выход шестого элемента И подключенк второму входу второго счетчика,выходы которого соединены с входамивторого дешифратора, первый и второй выходы которого подключены соответственно к вторым входам шестого и седьмого элементов И и к первому входу восьмого элемента И, второйвход катброго соединен с первымвходом седьмого элемента И, выходыседьмого и восьмого элементов Иподключены соответственно к входамвторого триггера, третий и четвертыйвыходы второго дешифратора соедине"ны соответственно с первыми входамитретьего, четвертого и пятого элементов ИЛИ и с вторыми вкодами третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ подключенк входу элемента НЕ, первый выходвторого дешифратора является первымвыходом блока и соединен с третьимвходом четвертого элемента ИЛИ,выход седьмого элемента И, второйи третий выходы второго дешифратораи выход пятого элемента ИЛИ являются соответственно вторым, третьим,четвертыми пятым выходами блоКа,выход второго триггера является шес-тым выходом блока и соединен свторым входом пятого элемента ИЛИ,выходы элемента НЕ и четвертогоэлемента ИЛИ являются соответственно седьмым и восьмым выходами блока,Источники ийформацин,принятые во внимание при экспертиэе1. Авторское свидетельство СССРР 407398, кл, С 11 С 29/ОО, 1970.2. Авторское свидетельство СССРР 7 б 9642, кл. С 11 С 29/00, 1979