Устройство для контроля оперативной памяти

ОПИСАНИЕИЗОВРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическикРеспублик щ 1001182(61) Дополнительное к авт. свид-ву(22 Заявлено 150981 (2 ) 3337384/18-24 1) М. Ку.з 0 11 С 29/00 с присоединением заявки М -Государственный комитет СССР по делам изобретений и открытийДата опубликования описания 210283 О.В. Летнев, Ю.С. Шакарьянц, А, . КрийКЙЬрЭ.д . Резваню 7." Е-., 4 Фу(71) Заявитель ь 54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ Изобретение относится к запоминающим устройствам,Известно устройство для контроляоперативной памяти, содержащее схемупуска, регистр числа, счетчик адресов, счетчик циклов, дешифратор цик.ловдва дополнительных счетчика,схему сравнения, схему регистрации,элемент И и схему останова 11;Недостатком этого .устройства является невысокая достоверность контроля.Наиболее близким к предлагаемому.по технической сущности являетсяустройство для контроля оперативнойпамяти, содержащее первый счетчик,регистр числа и блок управления, подключенные к выходным шинам устройства, счетный триггер и формировательимпульсов, элемент И, основные коммутаторы, полусумматор, дополнительныекоммутаторы, второй и третий счетчики 1 21.Недостатком данного устройства является невысокая .достоверность конт-роля, поскольку тест фДождь" не проверяет взаимовлияния ячеек, в которыхзаписаны разряды одного слова, таккак во всех разрядах одного словазаписывается одинаковая информация,полнота же проверки взаимовлиянияячеек между разрядами одного словатестом "Адресный кодф не определена.Цель изобретения - повышение дос-.товерности кбнтроля.Поставленная цель достигается тем,что в устройство для контроля оперативной памяти, содержащее блок управления, регистр числа, элемент И,счетный триггер, формирователь импу".льсов, основные и дополнительные коммутаторы, сумматор по модулю два исчетчики, причем выходы регистра числа и первого счетчика, выход элемен-.та И, и первый. выход блока управленияявляются выходами устройства, выходэлемента И подключен к входу первогосчетчика, один из выходов которого р 0 соединен с первым и вторым входамисчетного триггера, выход которогоподключен к входу второго счетчика,первым входом сумматора по модулюдва и формирователя импульсов, выходкоторого соединен с инверсным входом,элемента И, второй выход блока управ-ления соединен с,пряным входом элемента И, вторым входом формирователяимпульсов, третьим входом счетноготриггера .и входом третьего счетчика,один из выходов которого подключен квторому входу сумматора по модулюдва, выходы основных коммутаторовсоединены соответственно с одним извходов регистра числа, другие входыкоторого подключены к третьему выходу. блока управления, четвертый выходкоторого соединен с одними из управляющих входов основнЫх коммутаторов,одни из информационных входов которыхподключены соответственно к выходамдополнительных коммутаторов, управляющие и информационные входы которыхсоединенЫ соответственно с выходамивторого и третьего счетчиков, введенырегистр сдвига, группа элементов И,группа элементов ИЛИ и элемент задер жки, вход которого соединен с выходомсумматора по модулю два, а выход -с первыми входами элементов И группы,первыми входами элементов ИЛИ группыи информационным входом регистра . 2 Осдвига, вход синхронизации которогоподключен к выходу Формирователя импульсов, выходы регистра сдвига соединены с вторыми входами элементов Игруппы и вторыми входами элементов 25ИЛИ группы, выходы которых и выходыэлементов И группы подключены. соответственно к другим информационнымвходам основных коммутаторов, другиеуправляющие входы которых соединены с ЗОодним из выходов второго счетчикаНа чертеже изображена функциональная схема предлагаемого устройства.Устройство содержит блок 1 управления с первым выходом 2, регистр 3числа, выполненный на триггерах 4,первый счетчик 5, имеющий разрядность. Н=1 ое А где А - количество адресов),счетнйй триггер б, формирователь 7импульсов, элемент И 8, второй 9 итретий 10 счетчики, сумматор 11 по 4 Омодулю два, основные 12 и дополнительные 13 коммутаторы, контролируемоеустройство 14 оперативной памяти,второй выход 15 блока управления, вы-.ход 16 элемента И, четвертый выход 17 45блока управления и другие управляющиевходы 18 основных коммутаторов.Устройство содержит также регистр19 сдвига, элемент 20 задержки, группу элементов И 21 и группу элементов 5 ОИЛИ 22, количество которых равно Б,где Б - количество разрядов проверяемой оперативной памяти.Устройство работает следующим образом,55Сигнал с выхода 17 блока 1 обусловливает выбор коммутаторами 12 одногокз двух применяемых в устройствеконтрольных тестов ; "Адресный кодфИли модифицированный "Дождь", При 6 Оработе устройства в режиме Формировайия теста ПАдресный код 1 в исходном, состоянии все элементы устройстваОбнуленыПри этом источником инфорМации, записываемой в регистр 3, яв ляются разряды счетчика 10, При нажа-.тии кнопки "Пуск" в блоке 1 начинаетвырабатываться тактовая последовательность импульсов. В первом подцикле навход регистра 3 подается информация сопределенных разрядов счетчика 10,Счетчик 9 по истечении первого подцикла перебрасывается в следующеесостояние сигналом с выхода триггера6.,В результате этого через коммутаторы 13 на вход регистра 3 поступаетинформация с других выходов счетчика10, т. е , происходит перемешивание.информации, .записываемой в оперативную память. В каждом последующем подцикле происходит дальнейшее переключение коммутаторов 13 и дальнейшееперемешивание информации на входерегистра 3. Количество подциклов определяется разрядностью счетчика 9И количеством управляющих входов коммутаторов 13,В режиме формирования теста модифицированный"ДОждь" после запуска устройства коммутаторы 12 подключают к входу регистра 3 выходы элементов И 21 либо выходы элементов ИЛИ 22 в зависимости от управляющего импульса на входах 18, поступающего с выхода счетчика 9. В исходном состоянии все элементы устройства. обнулены ( цепи обнуления не показаныи сигнал "0" на входах 18 коммутаторов 12 подключает к входу регистра 3 выходы элементов И 21. Блок 1 вырабатывает тактовую последовательность импульсов на выходе 15. В первом подцикле счетчики 5 и 10 работают синхронно от одних и тех же тактовых импульсов блока 1. При этом на входах сумматора 11 коды - одинаковые, а на его выходе - низкий уровень. По окончании подцикла формирователем 7 выделяется задний Фронт импульса с выхода триггера б и на элементе И 8 происходит запрет продвижения одного тактового импульса в счетчик 5, В результате второй подцикл в счетчике 5 заканчивается на один такт позже, чем в счетчике 10, и сумматор 11 Фиксирует неравнозначность в конце второго подцикла. Импульс "1" с выхода сумматора 11 длительностью в один период тактовой последовательности задерживается элементом 20 задержки также на один период и импульсом с формирователя 7 записывается в первый разряд регистра 19, в остальных разрядах которого по-прежнему записаны "0", В этом же подцикле импульсом с выхода формирователя 7 запрещается на элементе И 8 продвижение еще одного импульса тактовой последовательнос- ти к счетчику 5, На первом из элементов И 21 происходит логическое умножение импульсов "1", поступающих с выходов элемента 20 задержки и спервого разряда регистра 19, а через коммутаторы 12 в регистр 3 записывается "1" в первый разряд и "0" .во все остальные.Соответственно неравнозначность фиксируется в двух последних адресах третьего подцикла. Задержанный на один период импульс ф 1" с выхода сумматора 11 длительностью уже в два периода тактовой последовательности через элемент 20 задержки поступает на входы элементов И 21. Поскольку в первом разряде регистра 19 была .записана "1 ф еще во втоРом подцикле, то в предпоследнем .адресе в регистр 3 записывается "1 ф,в первый разряд 15 и "Оф - в остальные, В последнем адресе импульс с формирователя 7 переписывает "1" во второй разряд регистра 19,:записав также "1 и в первый. его разряд. Следовательно, в 20 последнем адресе через элементы И 21 и коммутаторы 12 записывается ф 1" в первый и второй разряды регистра 3, Возникает сдвиг запиеи "1" на один адрес между соседними разрядами . записываемых чисел так называемая "ступенька"). Аналогично в четвертом подцикле в последнем адресе записывается "1" уже в три младших разряда регистра 3 и т. д. Таким образому оперативная память; заполненная в первом подцикле всеми нулями ( начиная с последнего адреса), постепенно заполняется в следующих подциклах единицами. Происходит процесс "набегания" единиц (характерный для 35 теста "Дождь" ) для каждого разряда оперативной памяти, однако это,заполнение происходит со сдвигом на один адрес для соседних разрядов. Для совокупности всех разрядов опе ративной.памяти происходит процесс 1 набегания лестницы". Таким образом, тест типа "Дождь 1 преобразуется в, модифицированный "Дождь", позволяю-" щий проверять .взаимовлияние соседних разрядов записываемых чисел, что повьвает достоверность .контроля опе-. ративной памяти. Когда пройдет А подциклов, коды на входе сумматора 11 будут инверсными. Первый разряд оперативной памяти заполняется "1" вА)-м адресе, второй - в (А)-м адресе, третий -в А)-м адресе и т. д. Счетчик 9 подключает через коммутаторы 55 12 к входу регистра 3 выходы элементов ИЛИ 2. В следукщие А подциклов код единиц сменяется кодом нулей.Однако из-эа наличия регистра 19 сдвига и элемента 20 задержки в пер вый разряд оперативнЬй памяти записывается "0" вА+2 ) -м адресе, во второй - в А+3) -м адресе и т. д, Полная проверка оперативной памяти происходит за (2 А+ИФ 1) подциклов. 65 Технико-экономическое преимущество. предлагаемого устройства заключается в его более высокой по сравнению с прототипом достоверности контроля оперативной памяти,Формула изобретенияУстройство для контроля оперативной Памяти, содержащее блой управления, регистр числа, элемент И, . счетный триггер, формирователь им. пульсов, основные и дополнительные коммутаторы, сумматор по модулю два и счетчики, причем выходы регистра числа и первого счетчика, выход элемента И и первый выход блока управления являются выходами устройства, выход элемента И подключен к входу первого счетчика, один из выходов которого соединен с первым и вторым входами счетного триггера, выход которого подключен к входу второго счетчика, первым входом сумматора по модулю два и формирователя импульсов, выход которого соединен с инверсным входом элемента И, второй выход бло" ка управления соединен с прямым входом элемента И, вторым входом формирователя импульсов, третьим входом счетного триггера и входом третьего счетчика, один из выходов которого подключен к второму входу сумматора по модулю два, выходы основных коммутаторов соединены соответственно с одними из входов регистра числа, другие входы которого подключены к третьему выходу блока управления, четвертый выход которого соединен с одними из управляющих входов основных коммутаторов, одни из информационных входов которых подключены соответственно к выходам дополнительных коммутаторов, управляющие и информационные входы которых соединены соответственно с выходами второго и третьего счетчиков, о т л и чра ющ е е с я тем, что, с целью повышения достоверности контроля, в не" го введены регистр сдвига, группа элементов И, группа элементов ИЛИ и элемент задержки, вход. которого соединен с выходвм сумматора по модулю два, а выход - с первыми входами элементов И группы, первыми входами элементов ИЛИ группы и информационным входом регистра сдвига, вход синхронизации которого подключен к выходу Формирователя импульсов, выходы регистра сдвига соединены с вторыми входами элементов И группы и вторыми входами элементов ИЛИ группы, выходы которых и,выходы элементов И группы подключены соответственно к другим информационным входам основных коммутаторов, другие управляющие входы которых соединены саказ 1406/60 Тираж 592 ВНИИПИ Государственного комитета по делам изобретений и открыти 113035, Москва, Ж, Раушская наб.одписноеССР илиал ППП "Патент", г. Ужгород, ул. Проектная,одним из выходов второго счетчика. И сточ ни ки и н формации,принятые во внимание при экспертизе