Устройство для контроля оперативной памяти

(19) (Ш ЕННЫЙ КОМИТЕТ СССРЗОЬРЕТЕНИй И ОТНРЫТий ИСАНИЕ ИЗОБРЕТЕНИ ЕЛЬСТВУ 5/18-248183. Бюл. В(56) 1, Авторское свидетельство СССРВ 443414 к клф С 11 С 29/00, 1971.2. Авторское свидетельство СССР(54)(57) УСРОИСТВо,цЛЯ КОНРОЛЯ ОПЕРЖРИВНОИ ПАМЯТИ, содержащее блокуправления, регистр числа, счетныйтриггер, Формирователь импульсов,счетчики, элемент И, основные и дополнительные коммутаторы, сумматорпо модулю два и группу элементов И,причем выходы первого счетчика ирегистра числа, выход элемента И ипервый выход блока управления являются выходами устройства, второйвыход блока управления соединен спрямым входом элемента И, первыми,подключен к инверсному входу эле-.мента И, выход которого соединен свходом первого счетчика, выход последнего разряда которого подключенк второму и третьему входам счетного триггера, выход которого соединен с вторым .входом Формирователяимпульсов, входом второго счетчика ипервым входом сумматора по модулюдва, второй вход которого подключен к выходу последнего разряда третьего счетчика, вход которого соединенс вторым выходом блока управления, третий выход которого подключен к входу синхронизации регистра числа, информационные входы которых соединены с выходами основных коммутаторов, первые и вторые информационные входы которых подключены соответственно к выходу сумматора по модулю два и к выходам дбполнительных коммутаторов, управляющие входы которых соединены с выходами второго счетчика, информационные входы - с выходами третьего счетчика, первые и вторые управляющие входы основных коммутаторов подключены соответ-е ственно к четвертому и пятому выходам блока управления, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, С в него введены дешифратор строк, дешифратор столбцов, элемент ИЛИ и й элемент НЕ, выход и вход которого подключены соответственно к третьим и к четвертым информационным входам основных коммутаторов, выход элемента ИЛИ .соединен с входом элемента НЕ, а входы подключены к выходам элементов И группы, первые входы которых соединены с выходами дешифратора строк, а вторые входы - с выходами дешифратора столбцов, входы которого подключены к одним из вы-ходов третьего счетчика, входы дешифратора строк соединены с одними из выходов первого счетчика, инверсный вход одного из элементов И группы подключен к выходу Формирователя импульсов.Изобретение относится к вычислительной технике и может быть использовано, например, для функциональнотехнологического контроля при произ-водстве полупроводниковых микросхемпамяти, а также для их входного контроля.Известно устройство для контроляоперативной памяти, содержащее схемупуска, регистр числа, счетчик адресОв,счетчик циклов, дешифратор циклов,дополнительные счетчики, схему сравнения, схему регистрации, схему останова и коммутатор разрядов1,Недостатками этого устройства явля.ется низкая производительность и ограниченная область применения.Наиболее близким техническим решением к изобретению является устройство для контроля оперативной памяти, содержащее блок управления,первый счетчик, регистр числа, под"ключвнные к выходным шинам устройст-.ва, счетный триггер, формировательимпульсов, элемент И, второй счетчик, предназначенный, для подсчетаподциклов, третий счетчик, группуэлементов .И, сумматор по модулю два,основнйе и дополнительные коммутаторы Г 2 .Недостатком данного устройстваявляется низкое быстродействие, таккак время проверки оперативной памятидля этого устройства находится вквадратичной зависимости от количества адресов.35Целью изобретения . явяляется повышение быстродействия устройства.Поставленная цель достигаетсятем, что в устройство для контроляоперативной памяти, содержащее блок 40управления, регистр числа, счетныйтриггер, формирователь импульсов,счетчики, элемент И, основные и дополнительные коммутаторы, сумматорПо МОДУЛЮ ДВа И ГруППу ЭлемЕнтОв И,причем выходы первого счетчика ирегистра числа, выход элемента И ипервый выход блока управления являются выходами устройства, второй выходблока управления соединен с прямымвходом элемента И, первыми входами 50счетного триггера и формирователяимпульсов, выход которого подключенк инверсному входу элемента И, выходкоторого соединен с входом первогосчетчика, выход последнего разряда 55которого подключен к второму и третьему входу счетного триггвра, выход которого соединен с вторым входом формирователя импульсов, входомвторогосчетчика и первым входом сумматора помодулюдва, второй вход которого подключен к выходу последне, го разряда третьего счетчика, входкоторого соединен со вторым выходомблока управления, третий выход кото- .45,рого подключен к входу синхронизации регистрачисла, информационные входы которых соединены с выходами основных коммутаторов, первые и вторые. информационные входы которых подключены соответственно к выходу сумматора по модулю два и к выходам дополнительных коммутаторов, управляющие входы которых соединены с выходами второго счетчика, а информационные входы - с выходами третьего счетчика, первые и вторые управляющие входы основных коммутаторов подключены соответственно к четвертому и пятому выходам блока управления, введены дешифратор строк дешифратор столбцов, элемент ИЛИ и элемент НЕ, выход и вход которого подключены соответственно к третьим и к четвертым информационным входам основных коммутаторов, выход элемента ИЛИ соедйнен с входом элемента НЕ, а входы подключены к выходам эле. ментов И группы, первые входы которых соединены с выходами дешифратора строк, а вторые входы - с выходами дешифратора столбцов, входы которого подключены к одним из выходов тре-, тьего счетчика, входы дешифратора строк соединены с одними из выходов первого счетчика, инверсный вход одного из элементов И группы подключен к выходу Формирователя импульсов.На Фиг. 1 приведена функциональ, ная схема предложенного устройства; на фиг. 2 - пример расположения ячеек контролируемой памяти в матрице размером шестнадцать бит; на Фиг.3 - б - примеры записи информации в эту матрицу при контроле тестом "Бегущая диагональю.Устройство содержит (фиг. Ц блок 1 управления с первым выходом 2, регистр 3 числа, выполненный на триггерах 4, первый счетчик 5, имеющий разрядность и = 1 оя А, где А - количество адресов, счетный триггер б, формирователь 7 импульсов, элемент И 8, втОрой счетчик 9, предназначенный для счета подциклов третий счетчик 10, имеющий разряд. ность п+1) и предназначенный для формирования теста типа "Адресный кодф, сумматор 11 по модулю два, основание 12 и дополнительные 13 коммутаторы.На фиг. 1 обозначены второй 14 и третий 15 выходы блока управления, выход 16 элемента И, четвертый 17 и пятый 18 выходы блока управления.Устройство содержит также дешифратор 19 строк, дешифратор 20 столбцов, группу элементов И 21, элемент ИЛИ 22 и элемент НЕ 23, предназначенные для Формирования теста, типа "Бегущая диагональ".На фиг. 1 показан также контроли. руемый блок 24 оперативной памяти.На Фиг. 2 обозначены запоминающие ячейки 25-40 с первой по шестнадцатую в матрице размером шестнад. цать бит одного иэ каналов контролируемого блока оперативной памяти.Предложенное устройство работает следующим образом.В режиме "Дождь" источником информации, записываемой в регистр 3 ( фиг, 1), является сумматор 11. 10 При нажатии кнопки фПускф (на фиг. 1 условно не показана) в блоке 1 начинает вырабатываться тактовая последовательность импульсов. В первом подцикле счетчики 5 и 10 15 работают синхронно от одних и тех же тактов блока 1.При этом на входах сумматора 11 код одинаковый, а на его выходе низкий уровень напря. жения, соответствующий записи кода фОф по всем адресам блока 24. По окончании первого подцикла Формирователем 7 выделяется задний Фронт импульса с выхода триггера б, и производится запрет в элементе И 9) одного импульса продвижения в счет-. чик 5. В результате второй подцикл в счетчике 5 закончится на один такт позже, чем в счетчике 10, и сумматор 11 зафиксирует неравнозначность в конце второго подцикла. Поэтому во втором подцикле во всех адресах памяти блока 24, кроме последнего, бу- дут записаны коды фО", а в последнем - код "11, По окончании второго подцикла точно также произойдет за прет продвижения еще одного импульса в счетчик 5. Соответственно неравнозначность зафиксируется в двух последних адресах третьего подцикла, куда и будет записан код 11",.Таким 40 образом, блок 24, заполненный в первом подцикле всеми нулями, заполняется в следующих подциклах единицами т.е. происходит процесс "набегания" единиц, характерный .дпя теста "Дождь". 45 Когда пройдут Ъ подциклов, коды на вхаф де сумматора 11 будут инверсными, и весь блок 24 будет заполнен едини-. цами, В. следующие Ъ пьдциклов:точно также, начиная с последнего адреса, код единиц сменится кодом нулей. Через 2 Ъ подциклов. закончится полный период теста.Рассмотрим работу устройства при Формировании теста типа "Ъдресный код".В этом случае управлянюцие импуль-, . Сы с выходов 17.и 18 блока 1 подключают к входам регистра 3 выходы счет" чйка 10 через коммутаторы 13 и 12.Работа коммутаторов. 12 аналогична бО их работе в режиме фДождьф за исключением того, что источником информации является не сумматор 11, а ачетчик 10, причем счетчики 10 и 9 3 меют расхождение по часуще, равное 65 АЪ при этом код числа, записываемый в блок 24, будет меняться с каждым адресом, и каждый следующий подцикл в адресном коде будет начинаться с разных кодовых комбинаций, чем обеспечивается динамическое смещение йнформации по подциклам. Благодаря наличию коммутаторов 13, управляемых счетчиком 9, обеспечивается подключение к соответствующим разря-. дам регистра числа 3 различных, разрядов счетчика 10 в различных подциклах. Этим достигается выравнива"йие динамики работы разных разрядов.Рассмотрим работу устройства при формировании теста "Бегущая диагональ".В этом случае управляющие импульсы с выходов 17 и 18 блока 1 подключают к входам регистра 3 .выходы элемента ИЛИ 22. для прямого теста "Бегущая диагональ" или выход элемент та НЕ 23 для инверсного теста. На выходе элемента ИЛИ 22 будет импульс "1" только в случае равенства кодов на входах дешифратора 19 и дешифратора 20. При всех остальных комбинациях на выходе элемента ИЛИ 22 будет импульс "0"В исходном состоянии счетчики 5 и 10 обнулены. На первом выходе дешифратора 19 устанавливается импульс "1", соответствующий первой выбранной строке. На первом выходе дешифратора 20 тоже будет импульс "1", соответствующий первому выбранному столбцу. На первом нз элементов И 21 произойдет логическое умножение, и через элемент ИЛИ 22, комму-,. таторы 12 и регистр 3 импульс "1" запишется в блок 24 и ячейку, расположенную на пересечении первой строки и первого столбца ( Фиг. 3 ). При поступлении на вход счетчика 10 1 Фиг. 1) первого тактового импульса на первом выходе дешифратора 20 будет импульс "0", и в последующив ячейки первой строки будут записаны "О" После прохождения всех ячеек первой строки сменится код на входе дешифратора 19, и импульс "1" поя вится на его втором выходе. Равенствокодов на входах обоих дешифраторов :. 19 и 20 наступит теперь при поступлении пятого счетного импульса (фиг. 6), и "1 ф запишется в шестую ячейку, находящуюся на пересечении второй строки и второго столбца фиг. 3). Так будет продолжаться до тех пор, пока ф 1" не запишется во все ячейки 25, 30, 35 и 40 (Фиг. 2).После прохождения первого подцикла, как и в случае теста "Дождь, проиэой" дет запрет прохождения импульса в счетчик 5. При этом равенство кодов : на входахдешифраторов 19 и 20 будет выполняться при обращении к ячеЦ 1014041кам 28, 29, 34 и 39 ( фиг. 2 и фиг. 4), и в них запишется "1". Для того, чтобы при выборе ячейки 25 не произошла запись в нее лишней "1", импульс с выхода формирователя 7 поступает на инверсный вход первого иэ элементов И 21, В третьем и четвертом подциклах равенство кодов на входах дешифраторов 19 и 20 наступит при выборе ячеек 27, 32, 33 и 38 (З-я, 8-я, 9-я и 14-я) и ячеек 26, 31, 36 и 10 37 (2-я, 7-я, 12-я и 13-я) соответственно (фиг, 5 и фиг. 6) и в них аапишется ф 1 ф.Таким образом, за полный цикл проверки произойдет перемещение "14 15 по диагонали матрицы каждого канала блока 24 памяти. Аналогично работает устройство при инверсном тесте, только в этом случае информация на вход регистра 3 будет подаваться через элемент НЕ 23.Полная проверка оперативной па,мяти этим тестом займет К = 2 АА тактов, где А - количество адресов. Тест "Бегущая диагональ" проверяет такие неисправности оперативной памяти как чувствительность к изменению состояний ячеек памяти, ложная запись информации в ячейку памяти при считывании из другой ячейки памяти, увеличение времени выборки и времени восстановления записи. Этот тест отлично проверяет такие неисправности как невозможность записи информации в ячейку, потеря чувствительности усилителей считывания, когда эа серией информационных символов следует инверсное значение, а также неисправности дешифратора адреса в блоке 24. Тесты "Дождь" и "Адресный код" имеют длину К2 ЛПрименение теста "Бегущая диагональ", таким образом, обеспечивает повышение быстродействия устройства. Технико-экономическое преимущест-,вл предложенного устройства заключа-,ется в более высоком быстродействиипо сравнению с известным.Тираж 592Государственного комитета Селам иэобретений и открытийМосква, Ж, Раушская наб