Устройство управления оперативной памятью

(19) (11) з(5 о 0 06 г 9/О ГОСУДАРСТВЕННЫЙ К ПО ДЕЛАМ ИЗОБРЕТЕН ТЕТ СССРИ ОТКРЫТИЙ БРЕТЕНИЯ ВУ ОПИСАНИЕ ИЗО К АВТОРСКОМУ СВИДЕТЕЛ(569.Патент США И 3839630,кл, 235- 156, опублик. 19742. Авторское свидетельство СССРИ 752338, кл. г О 6 г 9/ОО, 1980(54)(57) УСТРОЙСТВО УПРАВЛЕНИЯ ОПЕРАТИВНОЙ ПАИЯТЫ, содержащее формирователь сигналов регенерации,триггерр конца цикла, элемент И-НЕ, регистр режима, первый и второй выхо"., ды которого соединены с первым я вторым входами первого элемента И-НЕ, о т л и ч а ю щ е е с я тем,что, с целью повыщения быстродействия, в 1, него введены четыре элемента НЕ, три элемента 2 И-ИЛИ-НЕ, триггер регенерации, триггер работы памяти, элемент ИЛИ-НЕ, элемент И-НЕ, триггер задержки и два триггера, выход формирователя сигналов регенерации соединен с первым входом первого элемента 2 И-ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента НЕ и первым входом второго элемента 2 И-ИЛИ-НЕ, вход первого элемента НЕ соединен с выходом триггера регенерации, управляющий вход которого соединен с выходом первого элемента 2 И-ИЛИ-НЕ, а синхровход .соединен с первцм синхровходом устройства, выход второго элемента 2 И-ИЛИ-НЕ соединен с управляющим входом триггера работы памяти, синхровход которого соединен с третьим синхровходом устройства, а выход - с входом второго элемента НЕ, управляющим входом первого триггера и первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом второго триггера и первым входом второго элемента И-НЕ, второй вход которого соедиыен с первым выходом регистра режима и управляющим входом второго триггера, синхровходы первого и второго триггеров соединены с вторцм синхровходом устройства,выход второго элемента И-НЕ является управляющим выходом устройства, а выход элемента ИЛИ-НЕ соединен с управляющим входом триггера конца цикла,выход которого является выходом "Конец цикла", а синхровход триггера конца цикла соединен с первым синхро. е входом устройства, второй и третий входы второго элемента 2 И-ИЛИ" НЕ объединены и соединены с вторым выходом регистра режима и входом третьего элемента НЕ, выход которого соединен с управляющим входом триггера эадержкк, выход которого соединен с третьим входом первого элемента 2 И-ИЛИ-НЕ, а синхровход - с вторым синхровходом устройства, запросный вход уст" ройства соединен с четвертым входом второго элемента 2 И-ИЛИ-НЕ и первым входом третьего элемента 2 И-ИЛИ-НЕ, второй и третий входы которого объединены и соединены с выходом четвертого элемента НЕ, вход четверто" юф го элемента НЕ соединен с выходом первого элемента И-НЕ, четвертый вход третьего элемента 2 И-ИЛИ-НЕ Совдинен с выходом триггера регене" рации, а выход - с управляющим входом регистра режима, синхровход ко торого соединен с третьим синхровходом устройства, выход первого триггера соединен с четвертым входом первого элемента 2 И-ИЛИ-НЕ, выходвторого элемента НЕ соединен с пятым входом второго элемента 2 И-ИЛИ-НЕ.Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствахс накопителем, выполненным на элементах памяти динамического типа.Накопители подобного,типа требуютрегенерации информации.Известны устройства, в которыхустановка режима регенерации производится по сигналам от процессо -Ра К.Недос т ат ком подобных уст рой ствявляется наличие дополнительных шинмежду оперативной памятью и процессором.Наиболее близким к предлагаемому по технической сущности является устройство для управления памятью. Это устройство содержит Формирователь сигналов регенерации,Формирователь синхронизирующих сигналов, триггер режима, триггер кон.ца цикла и элементы И-НЕ. Устройствопозволяет обеспечить режим регенерации без дополнительных шин управления между процессором и памятью 2,Недостатком известного устройстваявляется существование задержки междупоследовательными обращениями кпамяти, вызванной необходимостьюснятия запроса для установки схемыв исходное состояние.Кроме того, в этом устройствевремя, затраченное на регенерациюв каждом периоде, определяется длительностью сигнала регенерации и превышает величину цикла памяти, чтоприводит к задержке следующего зарегенерацией запроса, Это снижаеттемп обмена тракта процессор-память,Цель изобретения - повышениебыстродействия устройства,Поставленная цель достигаетсятем, то в устройство управленияоперативной памятью, содержащееформирователь сигналов регенерации,триггер конца цикла, элемент И-НЕ,регистр режима, первый и второй выхопды которого соединены с первым и вторым входами первого элемента И-НЕ,введены четыре элемента НЕ, три элемента 2 И-ИЛИ-НЕ, триггер регенерации,триггер работы памяти, элемент ИЛИ-НЕ,элемент И-НЕ, триггер задержки и дватриггера, выход формирователя сигналоврегенерации соединен с первым входом 1 О первого элемента 2 И-ИЛИ-НЕ, второйвход которого соединен с выходом первого элемента НЕ и первым входом второго элемента 2 И-ИЛИ-НЕ, вход первогоэлемента НЕ соединен с выходом триггера регенерации, управляющий вход кото"рого соединен с выходом первого элемента 2 И-ИЛИ-НЕ,. а синхровход соединен с первым синхровходом устройства,выход второго элемента 2 И-ИЛИ-НЕ со-, 20 единен с управляющим входом триггераработы памяти, синхровход которогосоединен с третьим синхровходом устройства, а выход - с входом второгоэлемента НЕ, управляющим входом пер. вого триггера и первым входом элементаИЛИ-НЕ,второй вход которого соединенс выходом второго триггера и первымвходом второго элемента И-НЕ, второйвход которого соединен с первым выходом регистра режима и управляющимвходом второго триггера, синхровходы, первого и второго триггеров соединеныс вторым синхровходом устройства, выход второго элемента И-НЕ является 35 управляющим выходом устройства, а вы"ход элемента ИЛИ-НЕ соединен с управляащим входом триггера конца цикла,выход которого является выходом "Конец цикла", а синхровход триггера40 конца цикла соединен с первым синхровходом устройства, второй и третийвходы второго элемента 2 И-ИЛИ-НЕобъединены и соединены с вторым выходом регистра режима и входом третьего элемента НЕ, выход которого соединен с управляоцим входом триггера задержки выход которого соеди 1051540нен с трет ьим входом первого элемента 2 И-ИЛИ-НЕ, а синхровход - с вторым синхровходом устройства, запросный вход устройства соединен с четвертым входом второго элемента2 И-ИЛИ-НЕ и первым входом третьего элемента 2 И-ИЛИ-НЕ,второй итретий чходыкоторого объединены и соединены свыходом четвертого эпемен а НЕ, вход.четвертого элемента НЕ соединен с 10выходом первого элемента И-НЕ, четвертый вход третьего элемента2 И-ИЛИ-НЕ: соединен с выходом триггера регенерации, а выход - с управ-ляющим входом регистра режима, синхровход которого соединен с третьимсинхровходом устройства, выход первого. триггера соединен с четвертымвходом первого элемента 2 И-ИЛИ-НЕ,выход второго элемента НЕ соединен 20с пятым входом второго элемента2 И-ИЛИ-НЕ.На чертеже изображена функциональная схема устройства,Устройство содержит формирователь 251 синхросигналов, формирователь 2сигналов регенерации, триггер 3 регенерации, триггер 4 работы памяти,элементы ЙЕ 5 и 6, элементы 2 И-ИЛИ-НЕ"Конец цикла", синхровходы 23-25устройства, сигналы, подаваемые посинхровходам, сдвинуты относительнодруг друга на величину длительностисинхросигнала.Устройство работает следующим об"разом.При подаче на вход 20 единичного уровня триггер 4 по сигналу с выхода элемента 2 И-ИЛИ-НЕ 8 устанавливается в нулевое состояние и одновременно запускается временная диаграмма работы памяти, т.е. первый выход регистра 11 устанавливается в нулевое состояние. Сигналы с первого и второго выходов регистра 11 через эле-: менты И-НЕ 12 и НЕ 13 поступают на вход элемента 2 И-ИЛИ-НЕ 9, и вход55 регистра 11 блокируется до тех пор, пока на втором выходе регистра 11 ) не устанавливается логическая единица, в следующем такте можно производить следующий запуск временной ди аграммы. Сигнал нулевого уроеня с первого выхода регистра 11 и задержанный сигнал с выхода триггера 18 образуют управляющий сигнал, запускающий накопитель по выходу 21.Триггер 4 устанавливается в исходное состояние сигналом с второго выхода регистра 11, выдаваемым в элементе2 И-ИЛИ-НЕ 8Отрицательный импульс с выхода триггера 18 и нулевой уровень с выхода триггера 4 формируют на выходе элемента ИЛИ-НЕ 10 сигнал конца работы памяти, выдаваемый с триггера 19 на выход 22.Режим регенерации обеспечивается по сигналу формирователя 2, поступающему с элемента 2 И-ИЛИ-НЕ 7 на ,вход триггера 3 и устанавливающему этот триггер. Сигнал с выхода триггера 3 поступает на вход элемента 2 И-ИЛИ-НЕ 9, и если память не была запущена с входа 20, то на регистре 11 запускается временная диаграмма и выдается управляющий сигнал по выходу 21. Во втором такте работы временной диаграммы сигнал с выхода триггера 17 и уровень логической "единицы" на выходе триггера 16 формируют на выходе элемента 2 И-ИЛИ-НЕ 7 сигнал, устанавливающий триггер 3 в исходное состояние, Сиг" нал с выхода триггера 19 блокируется единичным уровнем сигнала с выхода триггера 4.Запуск временной диаграммы по входу 20, если память занята работой -- по регенерации, блокируется сигна,лом с выхода элемента НЕ 5.Если память была уже запущена по входу 20 и пришел запрос регенерации с формирователя 2, то запуск регенерации задерживается до окончания временной диаграммы.Таким образом, введение выаеуказанны: элементов позволяет повысить быстродействие устройства путем уменьшения длительности сигнала регенерации и более совершенного алгоритма работы.1051540 Составитель В.Щербакоедактор Е,Папп Техред Л,Пилипенко Хорректор В.Бутяга е ее 6 Ю Ю 0 86 б 7/48 Тираж 706 ВНИИПИ Государственного ко по делам изобретений 113035, Москва, Ж, РэушЗа писное митета СССР и открытийская наб., д, 4/ Филиал ППП "Патент", г, Ужгород, ул, Проектная,