Устройство для контроля оперативной памяти

ОП ИСАНИЕ Союз СоветскикСоциалистическикРеспублик)М. Кл,(22)Заявлено 09.10,81 (21) 3343821/18-24 1 С 29/00 исоелинением заявк Гвсуддрстеевкыл кемвтет 23) Приоритет СССР в делам лзевретекката опубликования описания 07. и еткрмтий 72) Автор нзобрет Власо 71) Заявитель 1 СТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНО ПАМЯТИ(5 Изобретение о нающим устройств к устройствам дл ных запоминающих произвольной выбИзвестно устр оперативного нак носится к запомим, в частности оля операти ств (ОЗУ) с к строикой.ство ляинф т роля ации, котопител выходыг 11 ходам схемы сравнен содержащее схему пуска, выходрой подключен к регистру числа,счетчику адресов и счетчику циклов,схему сравнения, выход которой соединен с блоком регистрации, подключенного к схеме останова, элемент И,коммутатор разрядов, вход которогоподключен к входной шине устройства,а выход - к одному входу элемента И,дешифратор цикла, вход которого подключен к первому выходу счетчика циклов, а выход - к другому входу элемента И, дополнительные счетчики,входы которых подключены к второмувыходу счетчика циклов и выходу элемента И соответственно, а Недостатком этого устройства явяются" большие аппаратурные затраты.Наиболее близким техническим решением к предлагаемому является уст. ройство для контроля памяти, содержащее блок памяти, блок управления, блок сравнения, формирователь кодов, причем вход блока управления соединен с выходом блока сравнения, одна группа входов которого соединена с выходными шинами блока памяти, а вто. рая группа - с выходами Формирователя кодов, входы которого соединены с адресными шинами блока памяти, счетчик числа обращений, счетчик математических ожиданий, генератор случайных чисел и сумматор, причем вход счетчика числа обращений соединен с выходом блока управления, а выход - с входом счетчика математических ожиданий, выходы которого и выходы генераторов случайных чисел подключены к соответствующим входам сумматора, 3 10 в.хдь сумматора соединены с адресньл шинами 6 гока памяти 121 .Недостатки этого устройства является го, что контролируется или только одно последовательное направление обхода адресов, или последовательность адресов, полученная случайным образом, а также то, что производится сравнение или только статического распределения считанной информации или сравнение динамического распределения информации сложением по модулю два. Это снижает надежность устройства,Цель изобретения - повышение надежности устройства,Поставленная цель достигается тем,что в уст р ойст во для конт роля опе рати вной памяти, содержащее блок управления, первый выход которого соединен свходом первого счетчика адреса, второй выход - с первым входом регистрачисла, второй вход и первый выход которого подключены соответственно к,выходу и первому входу формирователяинформационных сигналов, второй входкоторого соединен с первым выходомпервого счетцика адреса, выход - спервым входом первой схемы сравнения,второй вход которой соединен с третьим выходом блока управления, а третий вход - с вторым выходом регистрачисла, введены второй сцетчик адреса,вход которого соединен с вторым выходом первого сцетцика адреса, формирователь адресных сигналов, первый вход которого соединен с четвертым выходом блока управления, второйвход подключен к третьему выходу пер.вого сцетцика адреса, третий входк выходу второго счетчика адреса, авыход является одним из выходов устройства, вторая схема сравнения,первый вход которой соединен с третьи 1 ч выходом блока управления, а второй вход - с вторым выходом регистрачисла, и элемент ИЛИ, входы которого подключены к выходам схем срав.ния, а выход соединен с входом бло.ка управления, Формирователь адресных сигналов содержит элемент НЕ иэлементы 2 И-ИЛИ"НЕ, первые входыкоторых подклюцены к выходу элемен 1 а НЕ, вторые входы объединены свходом элемента НЕ и являются первымвходом формирователя, третьи и четвертые входы являются соответственно вторым и третьим входами форми 03150 фрователя, выходом которого являются выходы элементов 2 И-ИЛИ-НЕ.На чертеже изображена структурная схема предлагаемого устройства.Устройство для контроля оперативной памяти содержит блок 1 управления, формирователь 2 информационных сигналов, регистр 3 числа, первую 4 и вторую 5 схемы сравнения, элемент ИЛИ 6, первый 7 и второй 8 счетчикиадреса и формирователь 9 адоесныхсигналов,Блок 1 управления содержит генеРатор 10 импульсов, элемент И 11,элемент 12 задержки, первый триггер1513, первый 14 и второй 15 переключатели, второй 16 и третий 17 триггеры.Формирователь 9 адресных сигналовсодержит элемент НЕ 18 и элементыго 2 И ИЛИ-НЕ 19.Устройство для контроля оперативных запоминающих устройств. работаетследующим образом.Работа устройства начинается с 25 начальных установок. В блоке 1 спомощью переключателя 15 и триггера17 устанавливается начальный режимпроверки ОЗУ (запись или считывание)а с помощью переключателя 14 и тригзо гера 16 устанавливается режим переадресации последовательный прямойили реверсивный "галоп", обращениек одной или произвольной паре ячеек,На счетчике адреса 7 формиируетсянацальный адрес провеРяемой ячейкипамяти, который поступает на входФормирователя 9. В формирователе 2формируется код числа для записи вОЗУ, В этот начальный момент работыустройства сигналы с генератора 10импульсов не проходят через элементИ 11 на элемент 12 задержки, таккак триггер 13 находится в нулевомсостоянии. После начальных установок 45триггер 13 переводится в единичноесостояние; На вход элемента И 11 стриггера 13 подается разрешающийпотенциал и сигналы с генератора 10импульсов через элемент И 11 поступают на элемент 12 задержки. Здесь 50они формируются, задерживаются нанеобходимое время и поступают наФормироватеЛЬ 9, разрешая выдачу адреса в ОЗУ, на схемы 4 и 5 сравнения подготавливая одну из них к сравнению считанного из ОЗУ и записанного в ОЗУ чисел, регистр 3 числа, записывая на него сформулированный наформирователе 2 код (в режиме "За5 10031лись") и выдавая его в ОЗУ, или принимая считанное из ОЗУ число (в режиме "Считывание" ), первый счетчик7 адреса, устанавливая новый адресОЗУ,В режиме "Считывание" при статическом распределении .информации считанное из ОЗУ слово поразрядно срав-.нивается на схеме 4 :равнения с кодом числа, сформулированным на форми Врователе 2. При динамическом распре-.делении информации считанное из ОЗУслово контролируется на схеме 5 сравнения методом двухкратного поразрядного сравнения. Результат несравнениячерез элемент ИЛИ 6 подается со схеми 5 сравнения в блок 1 на триггер13 который перебрасывается в нулевое состояние, происходит останов работы устройства. Для приближения условий проверки к реальным условиямРаботы ОЗУ применен режим переадресацииГалоп". В этом режиме переадресации производится занесение начального адреса проверямого массива насчетчик 7 адреса. Счетчик 8 адреса в,этом режиме работает как старшиеразряды первого счетчика 7 адреса, Вьдача адреса в проверяемое ОЗУ производится поочередно, то с первого 7,то со второго 8 счетчиков адреса. Упэоравляет выдачей адресов триггер 16блока 1. Управляющий потенциал стриггера 16 поступает непосредствен"но или через элемент НЕ 18 на элементы 2 И-ИЛИ-НЕ 19 формирователя 9 и раэ.ээрешает выдачу адреса со счетчиков 7и 8 адреса соответственно поочередно, В режиме переадресации "Галоп"происходит перебор всевозможных комбинаций адресов. Для органиэации мно Вгократной выборки последовательно про .извольной пары ячеек ОЗУ адрес первой произвольной ячейки ОЗУ заносится на счетчик 7 адреса. Адрес второйпроизвольной ячейки - на счетчик 8 15адреса. Производится выборка адресовпопеременно, то с первого 7, то совторого 8 счетчиков, также как в режиме переадресацииГалоп" только безнаращивания адреса, 50Технико-экономическое преимуществопредлагаемого устройства перед прототипом заключается в том, что в немреализован (кроме прямой и реверсивнойпереадресации) режим переадресацииГалоп", позволяющий производить переадресацию во всех возможных сочетаниях ячеек памяти, применена схемасравнения, позволяющая находить нес 50 6равнение как статического, так и динамического распределения считаннойи записанной информации, организована многократная выборка произвольной пары ячеек памяти.Формула изобретения1. Устройство для контроля оперативной памяти, содержащее блок управления, первый выход которого соединен с входом первого счетчика адреса, второй выход - с первым входом регистра числа, второй вход и первый выход которого подключены соответственно к выходу и первому входуФормирователя информационных сигналов, второй вход которого соединен с первым выходом первого счетчика адреса, выход - с первым входом первой схемы сравнения, второй вход которой соединен с третьим выходом блока управления, а третий входс вторым выходом регистра чиспа, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены второй счетчик адреса, вход которого соединенвторым выходом первого счетчика адреса, формирователь адресных сигналов, первыйвход которого соединен с четвертым выходом блока управления, второй вход подключен к третьему выходу первого счетчика адреса,третии вход - к выходу второго счетчика адреса, а выход является однимиз выходов устройства, вторая схема сравнения, первый вход которой соединен с третьим выходом блока управления, а второй вход - с вторым выходом регистра числа, и элемент ИЛ", входы которого подключены к выходам схем сравнения, а выход соединен с входом блока управления.2. Устройство по п,1, о т л и ч а ю щ е е с я тем, что формирователь адресных сигналов содержит элемент НЕ и элементы 2 И-ИЛИ-НЕ, пер вые входы которых подключены к выходу элемента НЕ, вторые входы объединены с входом элемента НЕ и являются первым входом формирователя, третьи и четвертые входы являютсясоответственно вторым и третьим входами формирователя, выходом которого являются выходы элементов 2 К-ИЛИ-НЕ. Источники информации принятые во внимание при экспертиз 1,Авторское свидетельство СССР М 443414, кл. Г 11 С 29/00, 1972. 2. Авторское свидетельство ГССР М 526962,кл.0 11 С 29/00,1974 прототиг 1), 1 аО 315 О