G06F 12/08 — в иерархических запоминающих системах, например в системах виртуальной памяти

Номер патента: 1327113

Опубликовано: 30.07.1987

Авторы: Борисов, Горелов, Токарев, Чикало

МПК: G06F 12/08

Метки: виртуальной, памятью

...группу 166 элементов И и коммутатор 167.Компаратор 139 (фиг.6) содержитэлемент ИЛИ-НЕ 168 и в каждом разряде элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 169,Узел 149 приоритета (фиг. 12) бло"ка 9 управления замещением содержитэлементы И 170 и элементы ИЛИ 171.Формирователи 161 и 162 (фиг. 4)содержат элементы ИЛИ 172 (предполагается, что устройство содержит дваблока памяти страниц),Блок 6 местного управления (фиг.7)содержит второй - седьмой 173 - 178,тринадцатый - пятнадцатый 179 - 181,восьмой - двенадцатый 182 - 186 ипервый 187 элементы И и шестой 88,пятый 189, первый - четвертый 190 -193 элементы ИПИ и триггеры 94 и 195.Устройство для управления вир.туальной памятью работает следующимобразом.Режимы работы устройства определяются путем возбуждения...

Номер патента: 1361564

Опубликовано: 23.12.1987

Авторы: Волкас, Дайлиде, Кумяляускас, Синкявичюс

МПК: G06F 12/08

Метки: адресации

...1, микроЭВМ, центральныйпроцессор 2, блок 3 непереключаемойпамяти, блоки 4 памяти, согласователи 5 магистралей, коммутатор 6, дешифратор 7, регистр 8, шифратор 9и формирователи 10 старших разрядовадреса.Формирователь 10 (фиг.2) содержитдва элемента И 11 и 12,Устройство работает следующим образом,Процессор 2 имеет доступ по магистрали 1 к блоку 3 непереключаемойпамяти, который настроен так, чтостаршие разряды адреса РАД 16 и РАД17 не влияют на его работу. Блок 3занимает физические адреса адресногопространства ЭВМ, как показано нафиг.З, Блок 4 памяти содержит тримодуля, которые настроены на определенный код дополнительных адресныхразрядов РАД 16 и РАД 17 (коды 01,10 и 11). Код 00 в устройстве неиспользуется ни одним модулем блока4 и...

Номер патента: 1417003

Опубликовано: 15.08.1988

Автор: Беляков

МПК: G06F 12/08, G06F 9/36

Метки: адресации, оперативной, памяти

...страницы памяти,)поступающий по шинам 5 З на вторые информационные входы блоков 16 памяти. Дешифраторы 10 всех блоков выборки производят опознание адреса А , и единичные сигналы с их вторых выходовподаются на информационные входы третьих триггеров 15. По сигналу признака обращения к устройству, поступающему на входы 7 блоков выборки и сних на синхровходы вторых 14 и третвих 15 триггеров, производится ихустановка соответственно в нулевое иединичное состояния. При этом единичный сигнал с прямых выходов третьихтриггеров 5 проходит на вторые входытретьих элементов И 19. Сигнал призсигнал с прямого выхода первого тригнака записи информации с входов 6 поступает ня первые входы третьих элементов И 9 и далее с их выходов на вхалы записи...

Номер патента: 1425689

Опубликовано: 23.09.1988

Автор: Иванов

МПК: G06F 12/08

Метки: блоками, памяти

...имеет индивидуальное адресное пространство в ад ресном пространстве мини:ЭВМ, например от 0000 до 7 РРР. Остальные блоки7 памяти, подключенные к устройству6, имеют одни и те же адреса в адресном пространестве мини-ЭВМ, напримерот 8000 до РГРК,Выбор блоков 7 памяти осуществляется следующим образом,Процессор 8 заносит информацию овыбираемом блоке 7 памяти в регистр1, который имеет свой адрес в адресном пространстве мини-ЭВМ. Если встарший разряд регистра 1 занесеналогическая единица, то разрешаетсявыбор дешифратором 2 блока 7 памяти.Если в старший разряд регистра 1 занесен логический ноль, то выбор де шифратором 2 блока 7 памяти запрещена. При записи процессора в регистр1 номера выбираемого блока 7 памятиосуществляется контроль записи...

Номер патента: 1439603

Опубликовано: 23.11.1988

Авторы: Барулин, Дымарский, Морозов, Назаров, Наумов, Рычагов, Терехов, Фоминых

МПК: G06F 12/08

Метки: памятью

...ОПЕраЦИИ13 14п, -разрядный код операции посту-,пает ца входвторого цешифратора 9,который на основе анализа поступившего кода вырабатывает управляющийсигнал на первом или втором выходе(сигналы чтения или записи), С второго выхода рабочего регистра 8 8-разрядньгй код адреса поступает ца адресный вход блока 10. С третьего выходарабочего регистра 8 г. -разрядный информационньп код (в случае требования на запись) поступает на информационный вход блока 10, В случае требования на запись п -разрядный инфор 3мационный код записывается в блок 10(в соответствующий сегмент и соответствующий адрес). В случае обращенияна чтение и -разрядный информационныйЭкод с выхода блока 10 через выходнойрегистр 11 поступает на информационный выход устройства.ф...

Номер патента: 1520528

Опубликовано: 07.11.1989

Авторы: Горбунов, Кириллова, Ляхов, Разумов, Щенов

МПК: G06F 12/08

Метки: адресации, памяти

...от состояния 00 разряда адреса. На фиг.3 приведено два состояния 00 разряда (вход 44) . При низком уровне 00 разряда на выходе мультиплексора 21 устанавливается код регистра 19, т,е, 1010, а при высоком уровне 00 разряда на выходе мультиплексора 2.1 устанавливается код регистра 20, т.е.1110. Таким образом, данные выбираются,из той же памяти, откуда выбрана и команда, при низком уровне 00 разряда, и данные выбираются из памяти, которая определяется выходншм входом регистра 20, при высоком уровне 00 разряда магистрали . 50 Формула изобретения устройство адресации памяти, содержащее регистр команд, операционный блок, дешифратор команд, блок формирования адреса микрокоманд, блок памяти микрокоманд, регистр микрокоманд, два элемента И,...

Номер патента: 1532935

Опубликовано: 30.12.1989

Авторы: Гнедовский, Подзолов, Тимонькин, Ткаченко, Тюрин, Харченко, Хлебников

МПК: G06F 12/08

Метки: адресации, памяти

...изменяют состояние счетчика 2 до тех пор, пока его выход" ные сигналы не выберут из блока 12 памяти очередную ячейку памяти с записанной в ней "1". Причем период импульсов, формируемых генератором 16, много меньше периода тактовых импульсов на входе 22, но больше суммарной задержки элементов ИЛИ 10 и 11, счетчика 2, блока 12 памяти,триггера 16, одновибратора 14. При установлении на выходе блока 12 памяти "1" по переднему Фронту этого сигнала одновибратор 14 формирует одиночный импульс, обнуляющий триггер 16. Генератор 16 блокируется нулевым сигналом на выходе триггера 15. 20В результате этого в счетчике 2 устанавливается информация о следующем адресе, не замаскированном нулем в соответствующей ячейке блока 12 памяти. Поэтому по импульсу...

Номер патента: 1541620

Опубликовано: 07.02.1990

Автор: Шмулевич

МПК: G06F 12/08

Метки: адресуемой, микропроцессора, непосредственно, памяти, расширения

...совпадения комбинаций на выходе схемы 6 устанавливается активный сигнал, который открывает элемент И 9 и следующий сигнал по линии БТБТВ (фиг.2, 1.5) через элементы И 9 и ИЛИ 10 поступает на входы установки счетчика 1 циклов команды, устанавливая счетчик 11 в начальное положение 01 (фиг,2, УСТ) . Одновременно сигнал установки .с выхода элемента ИЛИ 10 поступает на вход сброса регистра 1 управления, который, обнуляясь, снимает с входов дешифратора 2 байт, содержащий КОП. На третьем выходе дешифратора 2 снимается активный сигнал (фиг.2, ДКЗ), что приводит к пропаданию сигнала выбора памяти команд (фиг.2, ВПК) и появлению сигнала выбора памяти данных (фиг,2, ВПД) на выходе элемента И 7, так как на выходе 19 фиксатора 3 также отсутствует...

Номер патента: 1608676

Опубликовано: 23.11.1990

Авторы: Гущин, Лисянский, Мирошниченко, Шелехань

МПК: G06F 12/08

Метки: обращением, памяти

...к памятиот первой вычислительной машины поступает запрос ка обращение к памятиот второй вычислительной машины, топод действием низкого потенциала навходе 24 устройства устанавливаетсявысокий потенциал на четвертом входе элемента И 6, на первом входе элемента И 9 и на выходе 45 блокировкивторой вычислительной машины, который блокирует работу второй вычислительной машины до момекта предоставления ей устройством доступа к памяти с целью ликвидации ситуации ложного "зависания" второй вычислительной машины,На выходе элемента И 6 сохраняется низкий потенциал до тех .пор, пока на его первом входе действует низкий запрещающий потенциал,который снимается после окончанияобработки запроса на обращение к памяти от первой вычислительной машины или...

Номер патента: 1619281

Опубликовано: 07.01.1991

Авторы: Беляков, Прошин, Чернов

МПК: G06F 12/08

Метки: адресации

...ЭВИ и код коэффициента перекрытия физических областей адресного пространства памяти в данной логической области ад.ресного пространства ЭВМ.На фиг.3 а-Зг показаны таблицы истинности выходных сигналов блока 7 (Фиг.3 а), где а, б, в, г - сигналы, унитарного кода номера логической области; е, и - сигналы двоичного кода номера логической области; д - сигнал индикации обращения к памяти; и, к - сигналы кода коэффициента перекрытия физических областей. Знаком 4 обозначены произвольные либо161928 А- А- А, + А;. 5безразличные логические состояниясоответствующих сигналов,В соответствии с таблицей истинности (Аиг.Зг) сигнал д возникаеттолько в случае попадания А в одну5иэ данных логических областей адресного пространства ЭВМ, Сигналы к,...

Номер патента: 1628064

Опубликовано: 15.02.1991

Авторы: Голдобин, Фионов

МПК: G06F 12/08

Метки: адресации

...(0,1,2)первого виртуального адресного пространства отображаются в неупорядоченные страницы (0,5,7,2) физического адресного пространства, т.е.фрагментированное (состоящее из чередующихся случайным образом занятыхи свободных страниц физичсское адресное пространство может соответствовать непрерывному виртуальному адресному пространству, что облегчает распределение памяти и ведет к более рациональному ее использованию.Кроме того, некоторые физическиестраницы (напримернулевая О-я иК-я) могут быть общими для задач,выполняющихся в различных виртуальныхадресных пространствах.Через эти страницы задачи могутпроизводить обмен данными,Так как отображение, показанное впримере, может изменяться во времявыполнения задач, то эти задачимогут получать...

Номер патента: 1741141

Опубликовано: 15.06.1992

Авторы: Иванов, Корнышев

МПК: G06F 12/08

Метки: динамической, памятью, сигналов, формирования

...происходит занесение адресов в буферы динамйческой памяти, находятся посредине временных интервалов, соответствующих стробирующим сигналам СТРОБ ВАЯ, и СТРОБ САЯ. Кроме того сигналы ВАЯ, САЗ, СТРОБ ВАЯ, И/Е, СТРОБ САБ за счет установки первого и второго делителей привязываютсяя к телевизионному синхросигналу.На фиг, 1 изображена структурная схема устройства; на фиг, 2 - временные диаграммы.Устройство содержит первый 1 и второй 2 делители, регистр 3 сдвига, первый 4, второй 5 и третий 6 триггеры.Устройство работает следующим образом (см. фиг, 2);Сигнал тактовой частоты Эдиагр (а) с информационного входа устройства поступает на синхровходы регистра 3 и триггера 4, а также на информационные входы делителей 1 и 2, С входа строчного...

Номер патента: 1741142

Опубликовано: 15.06.1992

Авторы: Боженко, Мешков, Фегецин

МПК: G06F 12/08

Метки: адресации, памяти

...- на К 555 ИМ 6, мультиплексор 19 - на К 555 КП 11, регистры 20 и 21 - на К 555 ТМ 8, шинные формирователи 23 - на КР 580 ВА 86, остальные элементы также выполнены на серии К 555.Устройство работает следующим образом.При включении устройства микропроцессор (на фиг. 1 не приведен) по ШУ 13 устанавливает в течение нескольких тактов сигнал сброса по входу СБР КПДП 1 и входу сброса триггера 3, При этом сигнал блокировки с выхода ЗПТ КПДП 1 принимает значение "0", разрешая работу дешифратора 8, отключая выходы блоков 11 и 12 по их вторым управляющим входам от ША 15. КПДП 1 для работы одного из четырех его штатных каналов поддерживается находящимся в нем 16-разрядным регистром начального адреса (РА), в который заносится начальный адрес...

Номер патента: 1753477

Опубликовано: 07.08.1992

Автор: Зайончковский

МПК: G06F 12/08

Метки: многопроцессорной, памятью, сегментированной, системы

...заданных заданий и выражающихся 40 в согласовании опережающего распределения по сегментам памяти списка заданий в соответствии с реально устанавливающимся порядком завершения локальных про 45 цессов обработки, . Наиболее близким к предлагаемому являются блоки управления сегментированной памяти, включающие в себя группы коммутаторов связи для обращений в под области хранения с функционально однородных входов. На фиг, 1 дана схема известного устройства. Схема прототипа (фиг. 1) содержит й55 блоков 1 памяти, коммутаторов 2 и 3 связи,дешифраторы 4 и 5, блоки 6 и 7 управлейия,формирователи 8 и 9 импульсов, элементы ИЛИ-НЕ 10 и 11 и схему 12 сравнения, управляющий вход которой соединен с входом нулевого потенциала устройства, выход сосути...

Номер патента: 1777142

Опубликовано: 23.11.1992

Авторы: Кисель, Комлик, Неселовский, Фирсов

МПК: G06F 12/08

Метки: адреса, блока, замещаемого, памяти, формирования

...у которого число строк состав- ляет 4, а число колонок равно 64. На фиг, 1 представлена структурная схема устройства для формирования адреса замещаемого блока памяти; на фиг, 2 - таблица истинности преобразователя кода; на фиг. 3 - функциональная схема блока выбора адреса замещения; на фиг. 4, 5 - таблицы истинности ППЗУ, на которых реалиэован блок выбора адреса замещения. Устройство для формирования адреса замещаемого блока памяти (фиг. 1) содержит блок памяти 1, регистр 2, преобразователь кода 3, блок выбора адреса замещения 4. Введены следующие обозначения: адресный вход 5, синхровход 6, вход кода сравнения 7, вход битов отключения 8, выход 9,информационная связь 10,Блок памяти 1 хранит коды хронологии, отражающие точную...

Номер патента: 1778758

Опубликовано: 30.11.1992

Автор: Тетенкин

МПК: G06F 12/08

Метки: буферной, памятью

...задержки и аппаратурные затраты, связанные с дополнительной буферизацией преамбулы пакета данных перед вводом ее буфер Е 1 ЕО приема,Введение блока коррекции адреса в устройство управления буферной памяти, работающей по принципу Е 1 ЕО, по сравнению с устройством управления буферной памятью по а,с. М 1401471, кл, 0 Об Е 13/00, 1987, позволяет расширить функциональные возможности буферной памяти функцией фильтрации пакетов данных, имеющих длину меньше требуемого значения, путем коррекции адреса записи.Таким образом, введение блока коррекции адреса в устройство управления буферной памяти, работающей по принципу Е 1 ЕО, расширяет функциональные возможности устройства управления буферной памяти, что соответствует критерию...

Номер патента: 1805472

Опубликовано: 30.03.1993

Авторы: Боженко, Мешков

МПК: G06F 12/08

Метки: адресации, памяти

...из свободных зон опреному фронту, сигнала на вСИ а входе 8 в тех "5 деляется шифратором 3 по состоянию региразрядах регистра 2, которые соответству- страт а 2,ют занятым зонам, устанавливстанавливается "1". В режиме поиска свободных зон с ихПри последовательноив тельной загрузке код загру- последующей загрузкой сигнал ПОИСК до. П изнаки заняжаемой зоны поступает пы поступает повходу 6, В преоб- полняется сигналом ЗАГР. ризнаки заняразователе из это1 этого двоичного кода 20 тости устанавливаются в регистре вформируется унитарныи код, в к отором раз- соответствии с кодом на информационномряд, соответствующии и оступившему дво- выходе шифратора 3 аналогично работе вв егист 2 заноичному коду; фиксируется уровнем "0", а режиме загрузки,...

Номер патента: 2001430

Опубликовано: 15.10.1993

Автор: Рыбин

МПК: G06F 12/08

Метки: блоками, памяти

...20 25 30 35 40 45 50 55 элементов И блока выбора памяти, выход -го элемента ИЛИ подключен ко второму входу 1-го элемента И, выход которого соединен с синхровходом 1-го триггера, вход установки в единичное состояние первого триггера соединен с входом установки остальных триггеров в нулевое состояние и входом начальной установки устройства. Схема устройства представлена на чертеже,Устройство содержит регистр 1, дешифратор 2, блок выбора памяти 3, который включает триггеры 4, элементы И 5, элементы ИЛИ 6, элемент задержки 7, информационные входы 8, вход 9 записи, вход 10 начальной установки, выходы 11 управления блоками памяти.Введение блока выбора памяти в устройство управления блоками памяти отличает его от прототипа тем, что действие...

Номер патента: 2004924

Опубликовано: 15.12.1993

Авторы: Архипов, Корнышев

МПК: G06F 12/08

Метки: динамической, записи, памятью, сигнала, сигналов, телевизионного, формирования

...ДИНАМИЧЕ-, СКОЙ ПАМЯТЬЮ ПРИ ЗАПИСИ ТЕЛЕВИ-ЗИОННОГО СИГНАЛА, содержащее 40 делитель частоты, установочный вход кото-рого является синхровходом устройства, первый выход делителя частоты соединен с тактовым входом регистра, информационные входы делителя частоты и регистра являются тактовым входом устройства, первый разрядный выход регистра соединен с входом сброса ВЯ-триггера, второй разрядный выход регистра является выходом разрешения записи-считцвания уст ройства, а третий разрядный выход регистра соединен с установочными входа-ми первого и второго ВЗ-триггеров, выходы которых являются выходами выборки55 Изобретение относится к устройствамуправления динамической памятью и может быть использовано для управления динамической памятью при...