Устройство управления памятью

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ ЕС=УБ 51)4 С 12 МИТЕТ СССРИЙ И ОТНРЫТИЙ ГОСУДАРСТВЕННЫИ ПО ДЕЛАМ ИЗОБРЕ САНИЕ ИЗОБРЕТЕНИЯ.Терехов (53 (56 екл.П 57) Изобре ой вычисли ыть испольэ истемах для амяти. Цел к цифрои можеттельныхртуальнойрасаиреение относится ельной технике овано в вычисл органиэации в изобретения -4224405/24-2406.04.8723,1 1.88. Бел. У 4В.П.Морозов, В,Н.БаруДымарский, С.Г.Наумов,Назаров, Ю.Б.Рычагов, Аи Н.Ф.Фоминых681,32 (088.8)Заявка Японии к-16С 06 Г 11/00, 1979.атент США У 4187538,С 06 Р 13/00, 1980.УСТРОЙСТВО УПРАВЛЕНИЯ ние функциональных возможностей эасчет автоматического выбора номерасегмента. Устройство содержит регист1 команд, регистр 2-2 н смещения,регистр 3 номера сегмента, первый дешифратор 4, группу элементов ИЛИ 5,(И+1)-й регистр смещения 6, сумматор7, рабочий регистр 8, второй дешифратор 9, блок 10 памяти, выходной ргистр 11, регистр 12 обмена, группуэлементов ИЛИ 13, группу элементовИ 14, блок 15 управления, элементИЛИ 16, триггер 17. Цель изобретениядостигается за счет хранения номеровсегментов, размещенных в памяти, иих автоматической загрузки в случаеотсутствия необходимого сегмента впамяти в текущий момент.э.п.ф-лыИзобретение относится к цифровойвычислительной техцгц е и может бытьИСПОЛЬЗОНацО Прн ПОСТРОЕНИИ цтттрОвтХвычислителттных систем и антоматизированных систем уттрав,тетия.Цель изобретения - 1 эастэтттреттттеФУНтЦИОНаЛттттьтХ НОЭМОЖН ОСТЕЙ 3 а СЧЕавтоматического выбора ттомерон сегментов. тйНа Фиг.1 предстанлена структурнаясхема устройства 1 ца Фнг.2 " приведена структура блока управления,Устройство (Фиг.1) содетэжт.т регистр 1 команд, регисгры -2 смещения с первого по И-й (Б - максимальное число сегментов, размещенныхв памяти), регистр 3 номера сегмецта,первый детпийратор, группа элементовИЗБ 5, (И+1)-й, регистр 6 смещения,сумлатор 7, рабочий регистр 8,. второйдешиФратор 9, блок 10 памяти, выходной регистр 11, регистр 12 обмена,группы элементов ИЛИ 13 и И 1,блок 15 управпециа, элемент 25ИП 16 триггер 17, Глок уп-.равления (Фиг.2) содержит группы элементов И с первой по 1-ю 18,-18первый и второй элеьтетттьт ИЛИ 19 и 20,(т 11+1)-ю группу элементов и 2 т деЛшифратор 22, группу регистров 23 123группу И узлов 24 1-24 сравне ния.УСтройСТВО упраВЛ тИЯ ПашятЬПЭ ра-"ботает следующим образом.Перед началом работы устройства З 5на его четвертый (устаттовоттиьпт) входподается управляющий сигнал устанавливающий триггер 17 в состояние "0",При этом запрещается продолжене сигналов через элемент И 1,40При обращении к тстиойетну черезего треттт вход на вход регистра 3номера сегмента поступает пт-разряд-.ный код номера сегмента, Через перныцвход устройства ца вход регистрапоступает и-разрядный код обратттеттттяк блоку 10. При этом и-разрядный кодобращения содержтт и, -разрядный кодоперации (записи или чтения), цэ -тэазрядный код адреса (н парном сегменте 50блока 10) и птразрядньти ттттФОрмацнон, код поступает на входы элементов И 1-;5С выходо регистра 3 номера сег-.мента тт-Разрядный код поступает цавходы блока 15 уттраттлеттття:ототтт,тй ПрЕДН аз ца ЧЕтт тття упрэЗ НЛЕтт НЯ ттЭОЦЕ . Сами тттформаттттотттотО Об;тетттт между нттешцей памятт,ю и блокоь 10, Б.ок 10 управления атталтзттрует тп-у)азрядттттй ттод сегментаа затем либо раэретттает прохождетие и-разрядного кода обращения через элементы И :т к блоку 10 (если требуемый сегмент наход;ттся в блоке памяти), либо организует запись требуемого сегмента из нтешней памяти н блок т 0 (если требуемый сегмент отсутствует в нем) а зятем разрешает прохождение и-";азрядного кода обращения (с помощ;:и триггер; че- рез элементы И т ; блоку 10, Кс.ти требуемьп сегме:тт .ттсутствуе.т н блоке 1 0 то упратэлясщий сигнал сте 1 ээо го выхода блока 15 управ;.ения поступает ца второй выход устр, йстна, а триггер 17 прн этом устанавливается Н СОСтаяцИЕ "0", эттрнтая ПрОХОждЕ- цие сигналов через зпемет-ьт И 1, Номер сегмента т,тт-ра.,рядньтй код) ири этом с третьего Р.тхода блска 1. уп 1 эаРлекпл постуэтает на третттй выход устройства. Ес;ти требуемьп сегмент имеется в блоке 10 то управляющий сттгтттт с второго выхода блока 15 уп. - равления устанавливает триггер 17 н состояние "1, разрешая прохождение сигналов через элементы И 14.Иттт; От".:;аптттдттцЬП ОбМЕН МЕжд; ЗтЕШНЕй .;ттятью и блокотт 10 (заптсь н блот 1 С тосуществляется и-разрядттт:ии кадятчерез регистр 12 обмена,С выхода регистра 3 от:етэа сегмента ш-эазрядный код поступает а вх-. тперного дешиФратора т.,тешэтФратоГанализирует код номерасегмента ив соотнеэстнттт с ттт.-"т вырабатываетттппавптОП.,ттй Стт-таЛ Ца,СОТНЕТСТВУЮЩЕмвыходе Зтот упранлйющии сигнал с соОтветствующего ньгода дешиФраторапоступает на вход ныбора соответствующего регистра 2 смещения., с выходакоторого Б-разрядтьп код смещениятЕОЕЗ .1 ЛЕМЕНТ ИЛИ т ПОСтуца Т На ПЕщный вход сумматора 7.Сумматор 7 ту ттт.трует крдьтэ цостутт тттттт На Е О ПЕРНЫй И ПТОРОй ВХОДЫ,,уа Ет т:, Этьткон ттОСТттпаттт Ч "-т,трядт;Ьтцкод обэратт,еттит к блоку 10,. Причемтэ.-раэрядтттптт КОд Опраттнтття Прн ЭтокСоднржнт и разрэтдтЬтй Код ОПЕраЦИИ13 14п, -разрядный код операции посту-,пает ца входвторого цешифратора 9,который на основе анализа поступившего кода вырабатывает управляющийсигнал на первом или втором выходе(сигналы чтения или записи), С второго выхода рабочего регистра 8 8-разрядньгй код адреса поступает ца адресный вход блока 10. С третьего выходарабочего регистра 8 г. -разрядный информационньп код (в случае требования на запись) поступает на информационный вход блока 10, В случае требования на запись п -разрядный инфор 3мационный код записывается в блок 10(в соответствующий сегмент и соответствующий адрес). В случае обращенияна чтение и -разрядный информационныйЭкод с выхода блока 10 через выходнойрегистр 11 поступает на информационный выход устройства.ф Блок 15 управления работает следующим образом,Через вход блока 15 управленияш-разрядный код номера сегмента (потребованию) поступает на информационные входы элементов 18 и 2 1 и на вторыевходы узлов 24 сравнения. Узлы24 сравнивают поступивший ш-разрядныйкод с ш-разрядными кодами, записанными в регистрах 23 номерами сегментов,которь 1 е в настоящий момент записаныв блоке 10. Если поступивпггп. в.-разрядный код треоуемого сегмента совпалс одним из ш-разрядных кодов которыезаписаны в регистрах 23, то со второго выхода соответствующего узла 24управляющий сигнал поступает черезэлемент ИЛИ на второй выход блока15 управления, Если поступивший ш-разрядный код требуемого сегмента несовпал ни с одцим из ш-разрядных кодов, которые записаны в регистрах 23,то с первых выходов всех узлов 24 управляющие сигнапы поступают на входыэлементов ИЛИ 19, что приводит к тому что на вьгходе элемента 19 появляется управляющий сигнал, которыйразрешает прохождение ш-разрядногокода номера сегмента через группыэлементоь И 21, Кроме того, этот управляющий сигнал поступает ца первыйвыход блока 15 управления.С вьгходов элементов И 2 1 ш-разрядный Код требуемого номере сегментап.-,ступает на вьгходл блока 1 управления и ца входы дешифратора 2, Дешифратор 22 анализирует постуггивший 39 б 03ш-разрядныи код и разрешает записьш-разрядного кода требуемого нокерасегмента через соответствующую группу элементов И 18 в соответствующийрегистр 23. чэормула изобретс;ния 1. Устройство управления памятью,содержащее регистр команд, (И+1) регистров смещения, где М - максимальное число сегментов, размещенных впамяти, регистр номера сегмента, двадешифратора, две группы элементовИХЯ, сумматор, рабоче регистр, блокпамяти, выходной регистр обмена, причем входы кода команды устройствалодключены к информационным вхоцамрегистра команд, информационные входы устройства соединеггы с информационными входами регистра обмена, выходы которого соединены с первымивходами элементов ИЛИ первой группы, 2 б выходы которых соединены с входамипервого слагаемог сумматора, выходыкоторого соединены с информационнымивходами рабочего регистра, выходы адреса и данных которого соединены с входами адреса и данных соответственноблока памяти, выход которого соединен синформационным входом выходного регистра., выход которого соединен свыходом устройства, входы номера сегмента устройства соединены с информационными входами регистра номера осегмента, выходы которого соединеныс входами первого дешифратора, 1-йвыход которого (г=1, , Х) соединен с входом выбора х-га регистра 401смещения, выходь; которого соединеныс д-ми входами элементов ИЛИ второйгруппы, выходы которых соединены синформационными входами (И+1)-го регистра смещения, выходы которогоподключены к входам второго слагаемого сумматора, выходы кода операциирабочего регистра соединены с входами второго дешифратора, первый, второй выходы которого соединены соответственно с входом чтения и записиблока памяти, о т л и ч а ю щ е -е с я тем, что, с целью расширенияФункциональных возможностей за счетавтоматического выбора номеров сегментов, оно содержит группу элементов И, элемент ИЛИ, триггер и блокуправления, причем вь 1 ход регистраномера сегмента соединен с входомСоставитель А Техуед Л.Сердю аноа Редактор Л.Ворович ерни рек аказ 6079/4 Тираж 70 ч ВНИИПИ Государственного ко по делам изобретений и 3035, Москва, Ж, РаушскаПодписноетета СССРткрытнйнаб., д, 4/5 произ одс но-полиграф."д ское предприятие, г, Ужго л. Про 5 1 ч 39 б логических условий блока управления первый выход которого соединен с выходом сигнала отсутствия сегмента в памяти устройства и первым входом элемента ИЛИ. выход которого соединен5 с входом установки в "0" триггера, выход которого соединен с первыми входами элементов И группы, выходы которых соединены с вторыми входами элементов ИЛИ первой группы, второй выход блока управления соединен с входом установки в "1" триггера, выходы регистра команд соединены с вторыми входами элементов И группы, вход 1 б начальной установки устройства соединен с вторым входом элемента ИЛИ, группа выходов блока прерывания под, ключена к выходам номера сегмента устройства.202. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления содержит дешифратор, (В+1)-ю группу 03 6элементов И, М регистров, Б узловсравнения и два элемента ИЛИ, причемвходы блока соединены с первыми входами элементов И всех. групп, 1-й выход дешифратора (1=1, , И) соединен с вторыми входами элементов И-й группы, выходы которых соединеныс информационными входами -го регистра, выходы которого соединены спервой группой входов -го узла сравнения, вторая группа входов подключена к входам блока, прямые выходы узла сравнения соединены с входами первого элемента ИЛИ, выход которого соединен с первым выходом блока и вторыми входами элементов И (И+1)-йгруппы, выходы которых соединены сгруппой выходов блока и входами дешифратора, инверсные выходы блоковсравнения соединены с входами второ"го элемента ИЛИ, выход которого подключен к второму выходу блока,