Устройство управления обращением к памяти

(51)5 С 06 Р 12/08 ГОСУД ПО ИЗО ПРИ ГН ЬСТВУ ОРСНОМУ СВИ 24-24 21) 4 4341 22) 2,12.БРАЩ К вычислтельн зован ь испольтемах для ешифраторы, 1 ил. СОЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСНИХ /-. РЕСПУБЛИК ТВЕННЫЙ НОМИТЕТРЕТЕНИЯМ И ОТКРЫТИЯМТ СССР, 1 1. 90. Бюл. Р 43Н,Мирошниченко, В,И,инский и И.Н,Шелехан1.325(088.8)торское свидетельств51, кл. С 06 Р 13/00рское свидетельство01, кл. С 06 Р 13/00ТРОЙСТВО УПРАВЛЕНИЯИобретение относитсятехнике и может бытв вычислительных сис организации работы двух вычислительных машин с общей памятью. Цельюизобретения является повышение надежности в работе устройства и вычислительных машин за счет исключения ситуации зависания устройства и ложного "зависания" вычислительной машиныстоящей в очереди на обслуживаниеустройством. Устройство содержит10 25 Изобретение относится к вычислительной технике и может быть использовано в вычислительных системахдля организации работы двух вычислительных машин с общей памятью.Пелью изобретения является повышение .надежности в работе устройстваи вычислительных машин за счет ис -ключения ситуации "зависания" устройства и ложного "зависания" вычислительной машины, стоящей в очереди на обслуживание устройством,На чертеже представлена блок-схемаустройства управления обращением кпамяти.Устройство содержит десять элементов И 1-10, семь элементов НЕ 11-17,три элемента ИЛИ 18-20, выход 21 запроса на обращение, вход 22 подтверждения приема запроса, вход 23 конца цикла обращения, триггер 24, элемент И-НЕ 25, формирователь 26 одиночного импульса, первый 27 и второй28 входы запроса на обращение, установочный вход 29, первый ЗО и второй31 выходы подтверждения приема запроса, первый 32 и второй 33 выходыконца цикла обращения, первый 34 ивторой 35 выходы управления коммутацией источников запроса, элементИЛИ-НЕ 36, первый 37 и второй 38счетчики, первый 39 и второй 40 дешифраторы, первый 41 и второй 42 входытактирующей частоты устройства, первый 43 и второй 44 выходы. отсутствияответа от памяти, второй 45 и первый46 выходы блокировки вычислительноймашины,Устройство работает следукццим образом.В исходном состоянии на входы 22и 23 устройства поступает низкий потенциал, на входы 27 и 28 - высокийпотенциал, а на входы 41 и 42 - тактирующие частоты первой и второйвычислительных машин. Под действиемпотенциалов на входах 22, 23, 27и 28 и импульса отрицательной полярности, поступающего на установочный,вход 29 устройства и являющегося сигналом установки устройства в исходное состояние, высокий потенциал устанавливается на выходе элементовИ 7 и 8, формирователя 26 одиночного импульса, элемента И-НЕ 25, элементов НЕ 11 и 12 и 14 и 15, а низкий потенциал - на выходе элементов1-6,И 9 и 10, элементов НЕ 13, 16 20 35 40 45 50 55 и 17, элементов ИЛИ 18-20, на выходе счетчиков 37 и 38 (поскольку на входы 1 11Сброс счетчиков поступает низкий уровень), на выходах дешифраторов 39 и 40 и на выходах 21, 30-35, 43-46 устройства.При появлении запроса на обращение к памяти от первой вычислительной машины низкий потенциал устанав-: ливается на входе 27 устройства, а при появлении запроса на обращение к памяти от второй вычислительной машины - на входе 28 устройства. Допустим, первым поступает запрос от первой вычислительной машины. Под действием низкого потенциала, установленного на входе 27, на выходе элементов И 7 и НЕ 14 устанавливается низкий потенциал, а на выходе элементов И 5, НЕ 13 и ИЛИ 18 - высокий потенциал, тем самым на выходе 21 устройства формируется высокий потенциал, который является сигналом к памяти, а на первом входе элемента И 6 устанавливается низкий потенциал, запрещающий обработку запроса на обращение к памяти от второй вычислительной машины. На выходе 34 устройства также устанавливается высокий потенциал, который используется для управления коммутатором, обеспечивающим подключение к памяти адресных шин и шин данных от первой вычислительной машины. В то же время, высокий потенциал на выходе 34 снимает сигнал "Сброс" с входа сброса счетчика 37, который начинает счет тактовых имгульсов первой вычислительной машины, поступающих на вход 41 устройства. Выходы счетчика 37 соединены с входами дешифратора 39, который используется для контроля времени обращения к памяти первой вычислительной машины. В случае, если за время, отведенное на обмен, на входе 22 подтверждения приема запроса или на входе 23 конца цикла обмена не появляется сигнал высокого уровня, на выходе дешифратора 39 появляется сигнал высокого уровня, который транслируется на выход 43 отсутствия ответа от памяти и далее поступает в первую вычислительную машину. Этот же сигнал высокого потенциала поступает на вход элемента ИЛИ 19, вследствие чего появляется низкий потенциал на выходе элемента НЕ 11 и элемента И 5. Это вызываетвление низкого потенциала е 34, тем самым снимается окого уровня на выходе 21 к памяти, т,е, снимается вой вычислительной машины ство переходит в исходное ка ныпо сигналобращезапроси устхо нь пе ро ни состояим сл ко сч та вь ст УР по ве ме па си пе за ед ус вы эл ро хо ла ля ве эт ет ст 32 по эл хо 39 но с И на вь пе за хо 11 К ва рат Дешифраторы 39 и 40 вырабатываютульс положительной полярности вчае, если на их входах находитсяснимаемый соответственно сотчиков 37 и 38, равный количествутов, за которое память должнаать сигнал положительной полярнона вход 23 конца цикла обращения.Если на входе 22 сигнал высокоговня подтверждения приема запросавляется до истечения времени, отенного на обмен, на выходе элета И 3 формируется импульс полоельной полярности, который постут на выход 30 устройства в виденала сопровождения, разрешающеговой вычислительной машине снятьрос на обращение к памяти, и наничный вход триггера 24, при этоманавливается или подтверждаетсяокий потекциал на первом входемента И 1; Такое состояние устства сохраняется до момента приа на вход 23 сигнала "Конец цик в виде импульса положительной поности при условии, что время, отенное на обмен, не истекло. Прим.на выходе элемента И 1 Аормируя импульс положительной полярнокоторый поступает на выходустройства в виде сигнала "Конеца", а через элементы ИЛИ 19 и11 в виде импульса отрицательнойярности поступает на второй входмента И 5 и устанавливает на выах элементов И 5 и 7,НЕ 13 и 14,18, счетчика 37 и дешифраторапотенциалы, соответствующие исходсостоянию устройства. Тем самыммается с первого входа элементазапрет на обработку запросовобращение к памяти от второйислительной машины,Сигнал "Конец цикла" разрешаетвой вычислительной машине снятьос на обращение к памяти,С приом на вход 23 устройства сигналанец цикла" в устройстве заканчится цикл обработки запроса на обение к памяти от первой вычислиьной машины, и оно готово без за При одновременном поступлении от45 обеих вычислительных машин запросов 50 55 5 10 15 20 25 30 35 40 держки приступить к обработке последующих запросон, поступающих отпервой или нторой вычислительной машины,Если во время обработки устройством запроса на обращение к памятиот первой вычислительной машины поступает запрос ка обращение к памятиот второй вычислительной машины, топод действием низкого потенциала навходе 24 устройства устанавливаетсявысокий потенциал на четвертом входе элемента И 6, на первом входе элемента И 9 и на выходе 45 блокировкивторой вычислительной машины, который блокирует работу второй вычислительной машины до момекта предоставления ей устройством доступа к памяти с целью ликвидации ситуации ложного "зависания" второй вычислительной машины,На выходе элемента И 6 сохраняется низкий потенциал до тех .пор, пока на его первом входе действует низкий запрещающий потенциал,который снимается после окончанияобработки запроса на обращение к памяти от первой вычислительной машины или в случае истечения времени обращения к памяти первой вычислительной машины, После этого без какойлибо задержки устройство снимаетсигнал "Замораживание второй вычислительной машины" и приступает к обработке запроса на обращение к памятиот второй вычислительной машины, устанавливая высокий потенциал на выходах элементов И 6, ИЛИ 18 и на вхо-,де "Сброс" счетчика 38 и низкий за"прещающий потенциал на четвертом входе элемента И 5, тем самым запрещая обработку запроса на обращение к памяти от первой вычислительной машины,на обращение к памяти очередностьобработки строго определена: первымобрабатывается запрос на обращение к памяти, поступающий от первой вычислительной машины на вход 27 устройства. Такой режим обслуживания запросов обеспечен благодаря тому, чтов момент поступления низкого потенциала на вход 27 устройства на выходе Формирователя 26 одиночного импульсавырабатывается импульс отрицательной полярности с длительностью, превышающей время переходных процессовв элементах И 5 и 7, НЕ 13 и 14.Этотимпульс поступает на первый входэлемента И-НЕ 25 и блокирует прохождение на вход элемента И 8 сигнала запроса на обращение к памяти от второй5вычислительной машины, поступающегов виде низкого потенциала на вход 28устройства. Запрос от первой вычислительной машины может поступать и вовремя обработки устройством запросана обращение к памяти от второй вычислительной машины, в этом случаевырабатываемый формирователем 26 импульс отрицательной полярности не оказывает никакого влияния на работу,устройства.В предложенном устройстве управления обращением к памяти реализуетсяследующий порядок обслуживания: машина, первой выставившая заЬрос,20обслуживается первой; если запросыпоступают одновременно, то первымобслуживается запрос от первой вычислительной машины, а затем от второй;при постоянно"существующих запросах от обеих вычислительных машинобеспечивается поочередное обслуживание их, причем машина, стоящая вочереди на обслуживание, блокируется до момента предоставления ей доступа к памяти; если при постоянносуществующем запросе от первой вычислительной машины поступает запросот второй вычислительной машины,обслуживание запроса от второй вычислительной машины обеспечивается сразу же после окончания очередногоцикла обработки запроса на обращение к памяти от первой вычислительной машины.40Предлагаемое устройство обеспечивает даже при наличии постоянногона входе 27 устройства ложного сигнала запроса от первой вычислительной машины обработку запросов на об"ращение к памяти, поступающих от второй вычислительной машины. Кроме того, устройство выдает сигналы отсутствия ответа от памяти в случае неправильного обращения вычислительной машины к памяти или неисправности памяти с одновременным предоставлением доступа к памяти другой вычислительной машине.55Формула изобретенияУстройство управления обращениемк памяти, содержащее восемь элементов И, семь элементов НЕ, триггер,первый элемент ИЛИ, элемент И-НЕ иформирователь одиночного импульса,причем первый вход первого элементаИ соединен с входом формирователяодиночного импульса и является первымвходом запроса на обрац 1 ение устройства, второй вход первого элемента Исоединен с выходом первого элементаНЕ и с первым входом третьего элемента И, второй вход которого соединен с третьим входом второго элемента И и является входом установкиустройства, выход первого элементаИ соединен с входом второго элементаНЕ, выход которого соединен с первымвходом второго элемента И, выход .которого соединен с входом первогоэлемента НЕ, с первым входом первого.элемента ИЛИ и первым входом пятого элемента И и является первым выходом управления коммутацией устройства, второй вход второго элементаИ соединен с выходом третьего элемента НЕ, четвертый вход второго элемента И соединен с выходом четвертого элемента НЕ и с первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента И-НЕ, первый вход которогосоединен е выходом формирователяодиночного импульса, второй вход - свыходом седьмого элемента НЕ,вход которого является вторым входом запроса на обращение устройства, выход четвертого элемента И соединен с входомшестого элемента НЕ, выход которого соединен с четвертым входом третьего элемента И, третий вход которого соединен с выходом пятого элемента НЕ, а выход - с входом четвертого элемента НЕ, с вторым выходомпервого элемента ИЛИ, с первым входомшестого элемента И и является вторымвходом управления коммутацией устройства, выход первого элемента ИЛИявляется выходом запроса на обращение устройства, вторые входы пятого и шестого элементов И являютсявходом подтверждения приема запросаустройства, а выходы пятого и шестого элементов И соединены соответственно с входами установки сбросатриггера и являются первым и вторымвыходами подтверждения запроса устройства, прямой выход триггера соединен с первым входом седьмого элемента И, а инверсный выход - с первым10 1608676 входо входы И объ цикла седьм ляютс выходройсттем,сти в тельтуациго "з ны, сние ументменты тора,причетавым ращен ИЛИ-Н девят рые в ствен Составитель А.БаркинаТехред М,Дидык А.Банд Корректор Т,Кол Подписноем и открытиям при ГКНТ СССнаб., д. 4/5 18 Тираж 563осударственного комитета по изобретен113035, Москва, Ж Раушска В зводственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 восьмого элемента И, вторые седьмого и восьмого элементов динены и являются входом конца обращения устройства, выходы го и восьмого элементов И явсоответственно первым и вторым ми конца цикла обращения уста, отличающееся то, с целью повышения надежно- работе устройства и вычисли х машин за счет исключения си"зависания" устройства иложновисания" вычислительной машиоящей в очереди на обслуживатройством, в него введены эле-НЕ, девятый и десятый эле- И, два счетчика, два дешифравторой и третий элементы ИЛИ, первый и второй входы элемен- -НЕ являются соответственно первторым входами запроса на обе устройства, выход элемента соединен с первыми входами го и десятого элементов И, вто оды которых являются соответо первым и вторым выходами управления коммутацией устройстваи соединены с входами сброса соответ ственно первого и второго счетчиков,счетные входы счетчиков являются пер"вым и вторым входами тактирующей частоты устройства соответственно, выходы первого и второго счетчиков соединены с входами первого и второгодешифраторов соответственно, выходыкоторых соединены с первыми входамивторого и третьего элементов ИЛИ иявляются соответственно первым и вторым выходами признака отсутствия от-вета от памяти устройства, выходывторого и третьего элементов ИЛИ являются входами третьего и пятого элементов НЕ соответственно, выходы девятого и десятого элементов И являются соответственно первым и вторымвыходами блокировки вычислительноймашины устройства, вторые входы вто-рого и третьего элементов ИЛИ явля-ются соответственно первым и вторымвыходами окончания цикла обращенияустройства,