Устройство адресации

Изобретение относится к вычислительной технике и может быть использовано для построения систем оператив-ной памяти ЭВМ большой информацион 5ной емкости.Цель изобретения - расширениефункциональных возможностей за счетдинамического изменения размеров ирасположения физических областей па Омяти.На фиг,1 приведена структурнаясхема устройства; на фиг.2 - функциональная схема блока сравнения; нафиг.3 - пример структурной схемы блока памяти таблиц адресации и примеры записанных в нем таблиц.Устройство содержит блок 1 регистров 1 -1 блок 2 регистров 2-2блок 3 регистров 3- 3 мультиплексоры 4 и 5, блок б сравнения, блок7 памяти таблиц адресации, сумматор8, схемы 9 -9 ю и 10-10, сравнения,элементы И 11, - 1125Устройство работает следующим образом,По сигналу "Сброс", вырабатываемому после включения питания ЭВМ, производится установка регистров блоков 3 О 1-3 в исходное нулевое состояние (цепи начальной установки регистров не показаны). При этом в адресном пространстве ЭВМ активизируется начальная Физическая область адресного пространства памяти. При необходимости изменения конфигурации размещения физических областей в адресном пространстве ЭВМ в регистры блоков 1-3 заносится следующая информа ция: в регистры блока 1 - соответственно начальные адреса А г (гщ 1,в) логических областей адресного пространстиа ЗВМ; в регистры блока 3 - соответственно конечные адреса А 1 г, ( =451,щ) логических областей адресного пространства ЭВМ;в регистры блока 2- соответственно базовые физические адреса А; (х = 1,щ) физических областей памяти, активизируемых в одноименных логических областях адресного пространства ЗВМ. Запись в регистры блоков 1"3 осуществляется путем подачи на входы записи регистров блоков соответственно сигналов записи зап.н 1 эап,нтг, зап,к 1 - зап.кш, зап.б 1эап.бш, Записываемая в регистры информация поступает на их входы с информационного входа устройства. При подаче на адресный вход устройства п-разрядного логического адреса обращения А производится его преобразование в и+г-разрядный физический адрес памяти А в зависимости0от установленного варианта распреде- . ления физических областей памяти в адресном пространстве ЭВМ.При поступлении текущего А на первый вход блока 6 сравнения производится определение номера логической области памяти в адресном пространстве ЭВМ, которой принадлежит данное эна", чение А 1. Дпя этого производится сравкение значения А с А н и А г, каждойИ1-й ( = 1,щ) логической области адресного пространства ЭВМ, При этом на выходах схем 9, сравнения первойгруппы н 1 Ы, второй группы возникают единичные сигналы соответственно при А 1 Ъ А , и АА,. Коды адресов А , и А г, поступают на первые входы соответствующих схем 9, и 10, сравнения с выходов соответствующих регистров 1 и 3, блоков 1 и 3. Код адреса А поступает на объединенные вторые входы схем 9 и 1 Ы сравнения. При попадании значенгя Ав х-ю логическую область адресного пространства ЗВИ соответственно на выходах схем 9 и10, сравнения и элемента И 11возни" кает единичный сигнал. При этом на выходах остальных элементов И 1 1 присутствуют нулевые сигналы.Таким образом на выходах блока 6 сравнения фор мируется унитарный позиционный код номера логической области адресного пространства ЭВИ. Этот код поступает на входы блока 7, на соответствующих вы- ходах которого формируются сигнал индикации обращения к памяти, двоичный код номера логической области адресного пространства ЭВИ и код коэффициента перекрытия физических областей адресного пространства памяти в данной логической области ад.ресного пространства ЭВМ.На фиг.3 а-Зг показаны таблицы истинности выходных сигналов блока 7 (Фиг.3 а), где а, б, в, г - сигналы, унитарного кода номера логической области; е, и - сигналы двоичного кода номера логической области; д - сигнал индикации обращения к памяти; и, к - сигналы кода коэффициента перекрытия физических областей. Знаком 4 обозначены произвольные либо161928 А- А- А, + А;. 5безразличные логические состояниясоответствующих сигналов,В соответствии с таблицей истинности (Аиг.Зг) сигнал д возникаеттолько в случае попадания А в одну5иэ данных логических областей адресного пространства ЭВМ, Сигналы к, икода перекрытия индицируют о наличииперекрытия Аизических областей памяти и его характере. Данная информация является вспомогательной, например, для оператора ЭВМ. При пересечении нескольких Аизических областейв адресном пространстве ЭВМ (Фиг.36)на вьиодах блока 7 Формируется двоичный код номера старшей логическойобласти, т.е. имеющей наибольший номер (приоритет). С вьиодов блока 7двоичный код номера логической обла Ости поступает на адресные входы мультиплексоров 4 и 5, на управляющиевходы которьи выдается также с негосигнал индикации обращения к памяти.При единичном значении данного сигнала решается прохождение с выходоврегистров 1, и 21,через мультиплексоры 4 и 5 соответственно кодов Аи А , которые поступают соответственно на вычитающий и первый суммирующий входы сумматора 8,На второй суммирующий вход сумматора 8 поступает код А, В результате на выходах сумматора Аормируетсяп+т-разрядный код А я в соответствиисо следующей Формулой: Формула изобретения 4 О Устройство адресации, содержащее первый мультиплексор и первый блок регистров, причем инАормационные входы регистров первого блока подключены 45 к инАормационному- входу устройства, входы начальной установки регистров первого блока подключены к входу на- чальной установки устройства, выход К-го регистра первого блока подключен к К-му инАормационному входу пер 6ного мультиплексора (К = 1,в,где школичество адресуемьи областей памяти), вход записи К-го регистра первого блока подключен к К-му входу записи первой группы устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения Функциональных возможностей за счет динамического изменения размеров и расположения Аизических областей памяти, в него введены два блока регистров, мультиплексор, блок сравнения, блок памяти таблиц адресации и сумматор, причем инФормационный вход и вход начальной установки устройства подключены соответственно к инАормационным входам и входам начальной установки регистров второго и третьего блоков, входы записи К-х регистров второго и третьего блоков подключены соответственно к К-м входам записи второй и третьей групп устройства, выход К-го регистра второго блока подключен к К-му инАормационному входу второго мультиплексора, выходы первого и второго мультиплексоров подключены со" ответственно к вычитающему и к первому суммирующему входам сумматора,выход которого подключен к выходу Аизического адреса устройства, выходы К-х регистров первого и третьего блоков подключены соответственно к К-м информационным входам первой и второй груп блока сравнения, вход логического адреса устройства подключен к второму суммирующему входу сумматора и к третьему инАормационному входу блока сравнения, выход которого подключен к адресному входу блока памяти таблиц адресации, выход индикации обращения к памяти которого подключен к стробирующнм входам первого и второго мультиплексоров, адресные входы которых подключены к выходу номера выбираемой логической области блока памяти таблиц адресации, выход значения коэффициента перекрытия областей памяти блока памяти таблиц подключен к выходу индикации коэффициента перекрытия устройства.1 б 19281 оставитель М.Силин ехред Л.Сердюкова 1 Корректор Л.Латай Редактор Н.Тупиц 01 Производственно-издательский комбинат "Патент", г, Ужгород, ул, Г Заказ 49 ТиражПодписноеВНИИПИ Государственного комитета по изобретениям и 113035, Москва, Ж, Раушская .наб крытиям при ГКНТ СССРд. 4/5