Устройство для расширения непосредственно адресуемой памяти микропроцессора

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЯО 1541620 Г 12/08 САНИЕ ИЗОБРЕТЕН ИДЕТЕЛЬСТВУ К АВТОРСКО но адресуемои памятра 580 ИК 80. Цельувеличение быстроде во содержит регистр шифратор 2 команд, Фи состояния, элементы И 6 сравнения кодов и лов команды. Устройс выполнения машинного процессором анализир нальной памяти (памя мать данных или стек доступ к выбранному дый Функциональный т иметь максимальный о может использоя непосредствен для данного микропро шии уюаааии УОЕ 7 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР(56) Иевкопляс Б.В. Микропроцессорные структуры, Инженерные решения. М,: Радио и связь, 1986, с. 38-45.Авторское свидетельство СССР Р 1361564, кл, 0 06 Г 12/08, 1986, (54) УСТРОЙСТВО ДЛЯ РАС 1 ЦИРЕНИЯ НЕПОСРЕДСТВЕННО АДРЕСУЕМОЙ ПАМЯТИ МИКРОПРОЦЕССОРА(57) Изобретение относится к вычислительной технике иваться дпя расширени микропроцессообретения - твия. Устройступравления, дексатор 3 словаи ИЛИ, схемучетчик 11 цикво в течениецикла микроует тип функциоь команд, паи разрешает ипу памяти, Кажи памяти может ьем, допустимый цессора. 3 ил50 Изобретение относится к вычислительной технике и может использоваться в устройствах, построенных с применением процессоров, выставляющих5на внешних выводах сигналы, информирующие о предстоящих действиях вследующем машинном цикле (слово состояния) и имеющих строб начала машинного цикла, например микропроцессора 580 ИК 80,Цель изобретения - увеличениебыстродействия.На фиг.1 представлена структурнаясхема устройства; на фиг,2 - временные диаграммы, поясняющие принципработы устройства; на фиг,3 - таблица для программирования микросхемыПЗУ, используемой в качестве дешифратора команд (для микропроцессора580 ИК 80), где однобайтным командам соответствует значение 04, двухбайтным 02, трехбайтным 03; значениеадреса соответствует коду команды,устройство (фиг.1) содержит регистр 1 управления, депяфратор 2 команд, фиксатор 3 слова состояния,элемент И 4 элемент ИЛИ 5, схему6 сравнения кодов, элементы И 7-9,элемент ИЛИ 10, счетчик 11 цикловкоманды и ключи 12-14.Устройство, построенное, например, для применения с .широко ра,".-.пространенным микропроцессором 58 СИК 80, работает следующим образом.В фиксатор 3 слова состояния,представляющий собой двухраэрядныйпараллельный регистр, срезом стробасостояния (БТБТВ) на входе 15 записываются разряды Д 2 и Д 5, поступающие по входу 16. В первом машинном,цикле любой команды на выходе 7 фиксатора 3 должен быть активный сигнал (фиг.2, 1/), который поступаетна вход элемента ИЛИ 5 и устанавливает на его выходе сигнал выбора памяти команд (фиг.2, ВПК). Одновременно сигнал с выхода 17 фиксатора 3поступает на элемент И 4 и открываетего. Срезом сигнала "Чтение памяти"ЧТЗУ с шины управления, поступающимна вход 18 элемента И 4 (фиг,2, 18),записывается в регистр 1 управления(фиг,2, 3 ру) байт, содержащий кодоперации (команды), который одновременно считывается микропроцессором. 55С выходов регистра в параллельном виде байт, содержащий КОП (код операции) поступает на входы дешифратор;,2 команд. Дешифратор 2 реализован на микросхеме ПЗУ. В ячейках ПЗУ, адресуемых КОП, в зависимости от длины данной команды (один, два или три байта), хранятся числа 0100, 0010 или 0011 для одно-, двух- и трехбайтных команд соответственно, Если команда двух- или трехбайтная, то сигнал на третьем выходе дешифратора 2 (фиг,2, ДЗ) удерживает на выходе элемента ИЛИ 5 сигнал выбора памяти команд (фиг.2, ВПК), когда во втором и в третьем машинном цикле на выходе 17 фиксатора 3 снимается активный сигнал, Одновременно этот сигнал открывает элемент И 8 и пропускает сигнал с линии БТБТВ на счетный вход счетчика 11 циклов команды. По срезу сигнала БТБТВ счетчик 11 переходит в следующее состояние (начальное состояние). Комбинация с выходов счетчика 11 поступает на входы схемы, где сравнивается с комбинацией на первом и втором выходах дешифратора 2В случае совпадения комбинаций на выходе схемы 6 устанавливается активный сигнал, который открывает элемент И 9 и следующий сигнал по линии БТБТВ (фиг.2, 1.5) через элементы И 9 и ИЛИ 10 поступает на входы установки счетчика 1 циклов команды, устанавливая счетчик 11 в начальное положение 01 (фиг,2, УСТ) . Одновременно сигнал установки .с выхода элемента ИЛИ 10 поступает на вход сброса регистра 1 управления, который, обнуляясь, снимает с входов дешифратора 2 байт, содержащий КОП. На третьем выходе дешифратора 2 снимается активный сигнал (фиг.2, ДКЗ), что приводит к пропаданию сигнала выбора памяти команд (фиг.2, ВПК) и появлению сигнала выбора памяти данных (фиг,2, ВПД) на выходе элемента И 7, так как на выходе 19 фиксатора 3 также отсутствует активный сигнал. На временной. диаграмме показано выполнение команды (считывание данных иэ памяти в аккумуля" тор), имеющий длину три байта и выполняемой за четыре машинных цикла. В первом - третьем машинных циклах из памяти команд считывается: КОЛ в пер-. вом машинном цикле и адрес во втсром и третьем машинных циклах. Исполняется команда в четвертом машинном цикле, когда происходиг считывание из памяти данных.1 б 20 5 154Таким образом, предлагаемое устройство автоматически, без управления со стороны программы, исходя из информации, содержащейся в слове состояния процессора и в КОП, выполняемой процессором в данный момент команды, вырабатывает сигналы. селекции памяти по. функциональному признаку: память команд, память данных Й стек, Это позволяет иметь три независимые области памяти по 64 К байт, т.е. в 3 раза больше, чем позволяет непосредственно адресовать шестнадцатиразрядная шина адреса микропроцессора 580 ИК 80. Формула изобретения Устройство для расширения непосредственно адресуемой памяти микропроцессора, содержащее регистр управления, дешифратор команд и четыре элемента И, информационный вход-выход устройства соединен с информационным входом регистра команд, выход которого соединен с информационным входом дешифратора команд, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены фиксатор слова состояния, схема сравнения кодов, два элемента ИЛИ и счетчик циклов команды, информационный вход фиксатора слова состояния соединен с третьим и шестым разрядами информационного входа- выхода устройства, первый выход фиксатора слова состояния соединен с первы-. ми входами первого элемента И и первого элемента ИЛИ, выход которого соединен с первым входом второго элементаИ, выход первого элемента И соединенс входом записи регистра управления, 5первый и второй выходы дешифраторакоманд соединены с первым входом схемы сравнения кодов, третий выход дешифратора команд соединен с первымвходом третьего элемента И и вторымвходом первого элемента ИЛИ, выходсчетчика циклов команды соединен свторым входом схемы сравнения кодов,выход которого соединен с первымвходом четвертого элемента И, выходкоторого соединен с первым входомвторого элемента ИЛИ, выход которогосоединен с входами установки в "0"регистра управления и асинхронной загрузки счетчика циклов команды, счет ный вход которого соединен с выходомтретьего элемента И, вход сброса устройства соединен с вторым входомвторого элемента ИЛИ вход стробасостояния устройства соединен с входом стробирования фиксатора словасостояния и вторыми входами третьего и четвертого элементов И, второйвыход фиксатора слова состояния соединен с вторым входом второго элемента И, выход первого элемента ИЛИявляется выходом выборки памяти командустройства, выход и второй вход второго элемента И являются выходамивыборки памяти данных и стека соответственно, вход чтения-записи устройства соединен с вторым входомпервого элемента И.1541620 соево ооЯ СЯ ;р -н ,-р оо 5 о У О 1 М ооо фФ Роо. - . о с 14 РЭ О) ооо О о С О оЯО р Эооо о сч ооос 1 РЭооо сгосР оооо оооос О О О О О О ооЯ с 34 4 ф Ф Ф У Ф ОООО.ЭО уф 1ооо с СМ 02ооо44 Фооо СМ М СМ СМ се с 34 о о о о о о Я сУ сУ фФ 3 Я о о Ф Я Ж О Ф О М О сФ О сР о У О с 1 Ф сР с 1 ФО О О О О О РЭ сЧ ооосУ Ф Ф сР "бф сР О О О О О О с 1 ГЭ М ООО О О О Я О РЭ с 9 сР Ф сРсУ оооо сР с 1 ф О О4 Р 4ооо с О О ЯЗЯ оооо оооо О О о О О О Я О ОО ОООООООО ОООООООО О 0 оо О 0 о Составитель А. УшаковРедактор А.Козориз Техред М.Дидык М.Максимишинец Корректор Заказ 282 Тираж 567 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 сУ 3 ф сР ооо сажи ооо сУ с 1 Ф ос о сРФ сУ сР с 1 ОООООО сР сУ 4 ф сР Ф сУ ОООООО сф ф Р 3 Р) сф с 1 ОООООО Ф 4 Ф Ф с 3 ф сР О О О О О О 4 с" "г 1 ооаооо СО ",0 М РЭ с сф О О О О О О с ОО ОООООО Производственно-издательский комбинат